公开(公告)号：CN108878427B

公开(公告)日：2023-09-19

申请号：CN201810246905.5

申请日：2018-03-23

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  桥本孝司 ,  阿部真一郎 ,  大水祐人

IPC: H10B43/30 ,  H10B43/35 ,  H10B43/40 ,  H01L21/336 ,  H01L29/792

Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。

公开(公告)号：CN108807390B

公开(公告)日：2023-08-08

申请号：CN201810384325.2

申请日：2018-04-26

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之 ,  桥本孝司

IPC: H10B43/30 ,  H10B43/00

Abstract: 本发明涉及半导体器件及其制造方法。本发明是为了提高半导体器件的性能。半导体器件包括半导体衬底、形成在半导体衬底中的p型阱区域、形成在p型阱区域上方的第一绝缘层、形成在第一绝缘层上方的半导体层、形成在半导体层上方的第二绝缘层以及形成在第二绝缘层上方的导体层。第一电容元件包括半导体层、第二绝缘层和导体层，而第二电容元件包括p型阱区域、第一绝缘层和半导体层，其中半导体衬底和半导体层中的每个都包括单晶硅层。

公开(公告)号：CN108257970A

公开(公告)日：2018-07-06

申请号：CN201711433812.5

申请日：2017-12-26

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之 ,  桥本孝司

IPC: H01L27/1157

Abstract: 本申请涉及半导体器件及其制造方法。提供其中单元尺寸小并且读取操作中的干扰被抑制的半导体器件以及用于制造该半导体器件的方法。第一存储器单元具有第一存储器晶体管。第二存储器单元具有第二存储器晶体管。控制栅极由第一存储器单元和第二存储器单元共享。在平面图中，控制栅极被夹在第一存储器晶体管的第一存储器栅极和第二存储器晶体管的第二存储器栅极之间。

公开(公告)号：CN101051641B

公开(公告)日：2012-05-23

申请号：CN200710092267.8

申请日：2007-04-03

Applicant: 瑞萨电子株式会社

Inventor： 鸟羽功一 ,  石井泰之 ,  川岛祥之 ,  町田悟 ,  中川宗克 ,  齐藤健太郎 ,  松井俊一 ,  桥本孝司 ,  奥山幸祐

IPC: H01L27/115 ,  H01L29/78 ,  H01L29/40 ,  H01L29/423 ,  H01L29/49 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/42324 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11531 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7885

Abstract: 公开一种具有非易失存储器的半导体器件，其干扰缺陷能得到减少或防止。非易失存储器的存储单元具有存储栅电极，该存储栅电极通过用于电荷存储的绝缘膜而在半导体衬底的主表面上方形成。在存储栅电极的侧面上形成第一侧壁，并且在第一侧壁的侧面处形成第二侧壁。在存储单元中源极的n+型半导体区域的上表面上形成硅化层，其在存储栅电极MG侧上的端部分由第二侧壁限定。

公开(公告)号：CN107731819B

公开(公告)日：2023-07-18

申请号：CN201710560757.X

申请日：2017-07-11

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  桥本孝司 ,  阿部真一郎 ,  大水祐人

IPC: H10B41/00 ,  H10B43/00 ,  H10B69/00

Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。

公开(公告)号：CN108878427A

公开(公告)日：2018-11-23

申请号：CN201810246905.5

申请日：2018-03-23

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  桥本孝司 ,  阿部真一郎 ,  大水祐人

IPC: H01L27/115 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L21/336 ,  H01L29/792

Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。

公开(公告)号：CN103545317A

公开(公告)日：2014-01-29

申请号：CN201310285905.3

申请日：2013-07-09

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  久本大 ,  奥山裕 ,  桥本孝司 ,  冈田大介

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供了一种半导体器件及其制造方法。当通过缩小存储器单元而减小隔离区的宽度，以减小在存储器单元和相邻存储器单元之间的距离时，被注入到存储器单元的电荷存储膜中的电子或空穴扩散到位于隔离区上方的电荷存储膜的部分中，从而彼此相互干扰，并且可能损害存储器单元的可靠性。在半导体器件中，存储器单元的电荷存储膜延伸至位于相邻存储器单元之间的隔离区。隔离区中的电荷存储膜的有效长度大于隔离区的宽度。这里，有效长度指示位于隔离区上方且没有存储电荷的电荷存储膜的区域的长度。

公开(公告)号：CN101051652B

公开(公告)日：2011-05-18

申请号：CN200710092268.2

申请日：2007-04-03

Applicant: 瑞萨电子株式会社

Inventor： 鸟羽功一 ,  石井泰之 ,  川岛祥之 ,  町田悟 ,  中川宗克 ,  桥本孝司

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/423 ,  H01L29/49 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7885 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/42328

Abstract: 提供了一种半导体器件，其在半导体衬底上方具有彼此接近并构成非易失性存储器的控制栅电极和存储栅电极。存储栅电极的高度低于控制栅栅电极的高度。金属硅化物膜形成在控制栅电极的上表面上方，但不形成在存储栅电极的上表面上方。存储栅电极在其上表面上方具有由氧化硅制成的侧壁绝缘膜。该侧壁绝缘膜在用于在存储栅电极和控制栅电极的侧壁上方形成相应侧壁绝缘膜的同一步骤中形成。本发明使得可以提高具有非易失性存储器的半导体器件的产品成品率和性能。

公开(公告)号：CN104022083B

公开(公告)日：2018-12-14

申请号：CN201310723720.6

申请日：2013-12-25

Applicant: 瑞萨电子株式会社

Inventor： 鳥羽功一 ,  茶木原启 ,  川嶋祥之 ,  齐藤健太郎 ,  桥本孝司

IPC: H01L27/11521 ,  H01L21/318

Abstract: 本公开涉及制造半导体器件的方法。实现了具有非易失性存储器的半导体器件的特性的改进。形成第一MISFET、第二MISFET和存储器单元，并在其上形成由氧化硅膜制成的停止膜。然后，在停止膜上，形成由氮化硅膜制成的应力施加膜，并去除第二MISFET和存储器单元上的应力施加膜。之后，进行热处理以给第一MISFET施加应力。因此，SMT没有给每个元件施加，而是选择性地施加。这可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的第二MISFET的劣化的程度。这还可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的存储器单元的特性的劣化的程度。

公开(公告)号：CN107799152A

公开(公告)日：2018-03-13

申请号：CN201710790601.0

申请日：2017-09-05

Applicant: 瑞萨电子株式会社

Inventor： 斋藤朋也 ,  藤户正道 ,  安藤公一 ,  桥本孝司

IPC: G11C16/34

CPC classification number: G06F11/0727 ,  G06F11/073 ,  G06F11/0793 ,  G06F2212/72 ,  G11C16/28 ,  G11C16/3431 ,  G11C29/50004

Abstract: 本发明提供一种闪速存储器，其可以在读取错误发生之前的适当时间执行刷新操作。控制器执行第一读取操作，其中使作为读取目标的存储器单元取出位线中的一个的电位，使位线电位控制器以第一速度取出另一个位线的电位，并且同时使读出放大器读取数据；第二读取操作，其中使作为读取目标的存储器单元取出位线中的一个的电位，使位线电位控制器以比第一速度快的第二速度取出另一个位线的电位，并且同时使读出放大器读取数据；以及刷新操作，其中当通过第一读取操作读取的数据与通过第二读取操作读取的数据被确定为不同时，存储在作为读取目标的存储器单元中的数据被重写。