公开(公告)号：CN112117281B

公开(公告)日：2025-05-23

申请号：CN202010493458.0

申请日：2020-06-01

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之

IPC: H10B43/10 ,  H10B43/35 ,  H10B43/40 ,  H10D84/83

Abstract: 本公开的实施例涉及半导体器件。沿Y方向排列的鳍、控制栅极电极和存储器栅极电极，该控制栅极电极和存储器栅极电极中的每一个被形成为沿Y方向延伸以跨过鳍、多个第一插头，与在每个鳍中形成的漏极区域电连接，以及多个第二插头，与在每个鳍中形成的源极区域电连接。这里，沿Y方向排列的多个第一插头中的第N个插头与沿Y方向的第2N‑1个和第2N个鳍中的每一个耦合。此外，沿Y方向排列的多个第二插头中的第N个插头与沿Y方向的第2N和第2N+1个鳍中的每一个耦合。

公开(公告)号：CN114551465A

公开(公告)日：2022-05-27

申请号：CN202111287019.5

申请日：2021-11-02

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之 ,  井上真雄

IPC: H01L27/1157 ,  H01L29/423 ,  H01L29/51

Abstract: 本公开涉及半导体器件。一种作为非易失性存储器单元的存储器单元包括：具有能够保持电荷的电荷存储层的栅极绝缘膜、以及形成在栅极绝缘膜上的存储器栅极电极。电荷存储层包括包含铪和硅的第一绝缘膜、以及形成在第一绝缘膜上并且包含铪和硅的第二绝缘膜。这里，第一绝缘膜的铪浓度低于第二绝缘膜的铪浓度，并且第一绝缘膜的带隙大于第二绝缘膜的带隙。

公开(公告)号：CN114464235A

公开(公告)日：2022-05-10

申请号：CN202111280878.1

申请日：2021-11-01

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之

IPC: G11C16/04 ,  G11C16/08 ,  G11C16/10 ,  G11C16/24 ,  H01L29/51 ,  H01L29/792

Abstract: 本公开涉及制造半导体器件的方法。在使用多个非易失性存储器单元实现神经网络电路的情况下，提供一种能够准确读取记录在多个非易失性存储器单元中的信息的技术。一种半导体器件，包括：多个非易失性存储器单元；多个参考电流单元；以及感测放大器，用于比较在所述多个非易失性存储器单元中的每个中流动的电流和在所述多个参考电流单元中的每个中流动的电流。在这种情况下，多个参考电流单元的每个横截面结构与多个非易失性存储器单元的每个横截面结构相同。当对多个非易失性存储器单元中的每个执行写入操作或擦除操作时，也对多个参考电流存储器单元中的每个执行写入操作或擦除操作。

公开(公告)号：CN105321954A

公开(公告)日：2016-02-10

申请号：CN201510461172.3

申请日：2015-07-30

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之 ,  茶木原启 ,  梅田恭子 ,  西田彰男

IPC: H01L27/115 ,  H01L21/28

Abstract: 本发明的各个实施例涉及制造半导体器件的方法。半导体器件的性能得到改进。在用于制造半导体器件的方法中，在存储器单元区域中，在半导体衬底的主表面之上形成由第一导电膜所形成的控制栅极电极。然后，按照覆盖控制栅极电极的方式形成绝缘膜和第二导电膜，并且对第二导电膜进行回蚀刻。结果，在控制栅极电极的侧壁之上经由绝缘膜而保留第二导电膜，从而形成存储器栅极电极。然后，在外围电路区域中，在半导体衬底的主表面中形成p型阱。在p型阱之上形成第三导电膜。然后，形成由第三导电膜所形成的栅极电极。

公开(公告)号：CN110729301B

公开(公告)日：2024-11-08

申请号：CN201910521429.8

申请日：2019-06-17

Applicant: 瑞萨电子株式会社

Inventor： 井上真雄 ,  门岛胜 ,  川嶋祥之 ,  山川市朗

IPC: H10B43/30 ,  H01L29/423 ,  H01L29/51 ,  H01L21/28

Abstract: 本公开的实施例涉及半导体器件及其制造方法。一种作为非易失性存储器单元的存储器单元包括栅极电介质膜，其具有能够保持电荷的电荷存储层，以及存储器栅电极，其形成在栅极电介质膜上。电荷存储层包括绝缘膜，其包含铪、硅和氧插入层，其形成在绝缘膜上并且包含铝，以及绝缘膜，其形成在插入层上并且包含铪、硅和氧。

公开(公告)号：CN107452747B

公开(公告)日：2023-11-07

申请号：CN201710326848.7

申请日：2017-05-10

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之

IPC: H10B43/30

Abstract: 本公开涉及一种制造半导体器件的方法，该半导体器件具有用于具有晕环区域的分裂栅极MONOS存储器的存储单元，其防止了存储单元中的误写以及短沟道特性的恶化。在该方法中，在不同的离子注入步骤中形成用于MONOS存储器的存储单元中的漏极区域的第一扩散层和源极区域的第二扩散层。执行步骤使得第一扩散层具有比第二扩散层更小的形成深度。在形成各层之后，通过热处理扩散第一和第二扩散层内的杂质，以形成第一扩散区域和第二扩散区域。

公开(公告)号：CN116648066A

公开(公告)日：2023-08-25

申请号：CN202310031450.6

申请日：2023-01-10

Applicant: 瑞萨电子株式会社

Inventor： 川嶋祥之

IPC: H10B43/35 ,  H01L29/423 ,  H01L21/28

Abstract: 本公开的各种实施例涉及一种制造半导体器件的方法。第一栅极电极经由包含金属元素的第一绝缘膜形成于半导体衬底上。侧壁绝缘膜形成于第一栅极电极的侧表面上。第二栅极电极经由第二绝缘膜形成于半导体衬底上。第二栅极电极被形成为经由第二绝缘膜与第一栅极电极邻近。第二绝缘膜由具有第三绝缘膜、具有电荷累积功能的第四绝缘膜和第五绝缘膜的堆叠膜制成。第三绝缘膜由于通过热氧化处理对半导体衬底的部分进行氧化而形成于半导体衬底上，并且由于通过热氧化处理对所述侧壁绝缘膜进行氧化而形成于第一栅极电极的侧表面上。

公开(公告)号：CN105226064B

公开(公告)日：2019-08-13

申请号：CN201510368628.1

申请日：2015-06-29

Applicant: 瑞萨电子株式会社

Inventor： 大形公士 ,  川嶋祥之 ,  茶木原启 ,  林伦弘

IPC: H01L27/11519 ,  H01L27/11573 ,  H01L27/11517 ,  H01L29/06 ,  H01L29/423 ,  H01L29/51 ,  H01L29/78 ,  H01L29/788 ,  H01L29/08 ,  H01L29/792 ,  H01L21/265 ,  H01L21/28 ,  H01L21/336 ,  H01L21/02

CPC classification number: H01L29/788 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/26513 ,  H01L27/11517 ,  H01L27/11519 ,  H01L27/11573 ,  H01L29/0607 ,  H01L29/0642 ,  H01L29/0847 ,  H01L29/40117 ,  H01L29/42324 ,  H01L29/42344 ,  H01L29/511 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7833 ,  H01L29/792

Abstract: 本申请涉及半导体器件及其制造方法。公开了一种具有提高的可靠性的半导体器件。在根据一个实施例的半导体器件中，沿X方向延伸的元件隔离区域具有交叉区域，该交叉区域与沿Y方向延伸的存储器栅极电极在平面图中交叉，Y方向与X方向以直角相交。在这种情况下，在交叉区域中，靠近源极区域的一个边沿侧的在Y方向上的宽度大于靠近控制栅极电极的另一边沿侧的在Y方向上的宽度。

公开(公告)号：CN104022083B

公开(公告)日：2018-12-14

申请号：CN201310723720.6

申请日：2013-12-25

Applicant: 瑞萨电子株式会社

Inventor： 鳥羽功一 ,  茶木原启 ,  川嶋祥之 ,  齐藤健太郎 ,  桥本孝司

IPC: H01L27/11521 ,  H01L21/318

Abstract: 本公开涉及制造半导体器件的方法。实现了具有非易失性存储器的半导体器件的特性的改进。形成第一MISFET、第二MISFET和存储器单元，并在其上形成由氧化硅膜制成的停止膜。然后，在停止膜上，形成由氮化硅膜制成的应力施加膜，并去除第二MISFET和存储器单元上的应力施加膜。之后，进行热处理以给第一MISFET施加应力。因此，SMT没有给每个元件施加，而是选择性地施加。这可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的第二MISFET的劣化的程度。这还可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的存储器单元的特性的劣化的程度。

公开(公告)号：CN105374755A

公开(公告)日：2016-03-02

申请号：CN201510474002.9

申请日：2015-08-05

Applicant: 瑞萨电子株式会社

Inventor： 中西伸登 ,  川嶋祥之 ,  西田彰男

IPC: H01L21/8247 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L21/26513 ,  H01L21/28282 ,  H01L21/31053 ,  H01L27/11563 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/456 ,  H01L29/513 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L27/115 ,  H01L21/28

Abstract: 本发明的各个实施例涉及制造半导体器件的方法。提供了一种可靠性得到改进的半导体器件。提供了一种半导体器件：经由第一绝缘膜，在半导体衬底上形成用于存储器单元的控制栅极电极；经由具有电荷存储部的第二绝缘膜，在半导体衬底上形成用于存储器单元的存储器栅极电极，该存储器栅极电极与控制栅极电极相邻；通过离子注入，在半导体衬底中形成用于源极或者漏极的n-型半导体区域；在控制栅极电极和存储器栅极电极的侧壁上，形成侧壁间隔件；通过离子注入，在半导体衬底中形成用于源极或者漏极的n+型半导体区域；以及去除存在于在控制栅极电极与存储器栅极电极之间的第二绝缘膜的上部。第二绝缘膜的去除长度大于n+型半导体区域的深度。