公开(公告)号：CN107799152A

公开(公告)日：2018-03-13

申请号：CN201710790601.0

申请日：2017-09-05

Applicant: 瑞萨电子株式会社

Inventor： 斋藤朋也 ,  藤户正道 ,  安藤公一 ,  桥本孝司

IPC: G11C16/34

CPC classification number: G06F11/0727 ,  G06F11/073 ,  G06F11/0793 ,  G06F2212/72 ,  G11C16/28 ,  G11C16/3431 ,  G11C29/50004

Abstract: 本发明提供一种闪速存储器，其可以在读取错误发生之前的适当时间执行刷新操作。控制器执行第一读取操作，其中使作为读取目标的存储器单元取出位线中的一个的电位，使位线电位控制器以第一速度取出另一个位线的电位，并且同时使读出放大器读取数据；第二读取操作，其中使作为读取目标的存储器单元取出位线中的一个的电位，使位线电位控制器以比第一速度快的第二速度取出另一个位线的电位，并且同时使读出放大器读取数据；以及刷新操作，其中当通过第一读取操作读取的数据与通过第二读取操作读取的数据被确定为不同时，存储在作为读取目标的存储器单元中的数据被重写。

公开(公告)号：CN103069409A

公开(公告)日：2013-04-24

申请号：CN201080068776.7

申请日：2010-08-26

Applicant: 瑞萨电子株式会社

Inventor： 作川守 ,  藤户正道 ,  濑户川润 ,  高桥将 ,  吉村晋亮

IPC: G06F15/78

CPC classification number: G06F1/324 ,  G06F1/08 ,  G06F1/3206 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

Abstract: 主时钟电路(26)向中央处理装置(CPU)和非易失性存储器(23)提供第1时钟。中央处理装置(CPU)按照用户程序，设定使数据处理装置在高速工作模式、大电压范围工作模式和低功耗工作模式中的某一模式下工作。高速工作模式是能够在外部供给电压为相对高电压的范围即第1范围内工作的模式。大电压范围工作模式是能够在外部供给电压包括第1范围且涵盖到相对低电压的范围的第2范围内工作的模式，在第2模式下的第1时钟的频率的上限比在第1模式下的第1时钟的频率的上限低。在低功耗工作模式下的第1时钟的频率比在高速工作模式下的第1时钟的频率和在大电压范围工作模式下的第1时钟的频率低。

公开(公告)号：CN108807415B

公开(公告)日：2023-12-12

申请号：CN201810367957.8

申请日：2018-04-23

Applicant: 瑞萨电子株式会社

Inventor： 山下朋弘 ,  绪方完 ,  藤户正道 ,  齐藤朋也

IPC: H10B43/30 ,  H01L23/64 ,  H01L29/423

Abstract: 为了减小在半导体衬底上包括非易失性存储器和电容元件的半导体设备的尺寸，本公开提供了一种半导体设备。在半导体衬底的主面的电容元件区域中，从主面突出的鳍沿着Y方向布置同时沿着X方向延伸。在半导体衬底的主面的电容元件区域中，电容元件的电容器电极沿着X方向交替布置同时与鳍相交。鳍形成在布置在半导体衬底的非易失性存储器的存储器单元阵列中布置的其他鳍的形成步骤中。在非易失性存储器的控制栅电极的形成步骤中形成一个电容器电极。在非易失性存储器的存储栅电极的形成步骤中形成另一电容器电极。

公开(公告)号：CN108807415A

公开(公告)日：2018-11-13

申请号：CN201810367957.8

申请日：2018-04-23

Applicant: 瑞萨电子株式会社

Inventor： 山下朋弘 ,  绪方完 ,  藤户正道 ,  齐藤朋也

IPC: H01L27/11568 ,  H01L23/64 ,  H01L29/423

Abstract: 为了减小在半导体衬底上包括非易失性存储器和电容元件的半导体设备的尺寸，本公开提供了一种半导体设备。在半导体衬底的主面的电容元件区域中，从主面突出的鳍沿着Y方向布置同时沿着X方向延伸。在半导体衬底的主面的电容元件区域中，电容元件的电容器电极沿着X方向交替布置同时与鳍相交。鳍形成在布置在半导体衬底的非易失性存储器的存储器单元阵列中布置的其他鳍的形成步骤中。在非易失性存储器的控制栅电极的形成步骤中形成一个电容器电极。在非易失性存储器的存储栅电极的形成步骤中形成另一电容器电极。

公开(公告)号：CN103069409B

公开(公告)日：2016-04-06

申请号：CN201080068776.7

申请日：2010-08-26

Applicant: 瑞萨电子株式会社

Inventor： 作川守 ,  藤户正道 ,  濑户川润 ,  高桥将 ,  吉村晋亮

IPC: G06F15/78

CPC classification number: G06F1/324 ,  G06F1/08 ,  G06F1/3206 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

Abstract: 主时钟电路(26)向中央处理装置(CPU)和非易失性存储器(23)提供第1时钟。中央处理装置(CPU)按照用户程序，设定使数据处理装置在高速工作模式、大电压范围工作模式和低功耗工作模式中的某一模式下工作。高速工作模式是能够在外部供给电压为相对高电压的范围即第1范围内工作的模式。大电压范围工作模式是能够在外部供给电压包括第1范围且涵盖到相对低电压的范围的第2范围内工作的模式，在第2模式下的第1时钟的频率的上限比在第1模式下的第1时钟的频率的上限低。在低功耗工作模式下的第1时钟的频率比在高速工作模式下的第1时钟的频率和在大电压范围工作模式下的第1时钟的频率低。

公开(公告)号：CN101373635B

公开(公告)日：2013-01-16

申请号：CN200810166448.5

申请日：2002-07-22

Applicant: 瑞萨电子株式会社

Inventor： 田中利广 ,  梅本由纪子 ,  平木充 ,  品川裕 ,  藤户正道 ,  铃川一文 ,  古川博之 ,  山木贵志 ,  神垣良昭 ,  南真一 ,  片山弘造 ,  松崎望

IPC: G11C16/04

CPC classification number: G11C16/26 ,  G11C5/025 ,  G11C8/08 ,  G11C16/04 ,  G11C16/0425 ,  G11C16/0433 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  H01L21/28 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/7885 ,  H01L29/792

Abstract: 一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc