公开(公告)号：CN103069409A

公开(公告)日：2013-04-24

申请号：CN201080068776.7

申请日：2010-08-26

Applicant: 瑞萨电子株式会社

Inventor： 作川守 ,  藤户正道 ,  濑户川润 ,  高桥将 ,  吉村晋亮

IPC: G06F15/78

CPC classification number: G06F1/324 ,  G06F1/08 ,  G06F1/3206 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

Abstract: 主时钟电路(26)向中央处理装置(CPU)和非易失性存储器(23)提供第1时钟。中央处理装置(CPU)按照用户程序，设定使数据处理装置在高速工作模式、大电压范围工作模式和低功耗工作模式中的某一模式下工作。高速工作模式是能够在外部供给电压为相对高电压的范围即第1范围内工作的模式。大电压范围工作模式是能够在外部供给电压包括第1范围且涵盖到相对低电压的范围的第2范围内工作的模式，在第2模式下的第1时钟的频率的上限比在第1模式下的第1时钟的频率的上限低。在低功耗工作模式下的第1时钟的频率比在高速工作模式下的第1时钟的频率和在大电压范围工作模式下的第1时钟的频率低。

公开(公告)号：CN101149973B

公开(公告)日：2012-07-04

申请号：CN200710141904.6

申请日：2007-08-16

Applicant: 瑞萨电子株式会社

Inventor： 千田稔 ,  濑户川润

IPC: G11C16/26

CPC classification number: G11C16/3436

Abstract: 本发明提供了一种半导体器件，包括：多个存储器单元，根据其阈值电压存储数据；多个位线，读取信号分别根据存储器单元存储的数据而出现在位线上；多个读出放大器，分别对应于位线布置，并且分别检测已出现在位线上的读取信号、并根据所检测的读取信号从第一和第二节点输出分别具有彼此不同逻辑电平的第一和第二信号；以及确定单元，根据分别从读出放大器的第一和第二节点接收的第一和第二信号来确定存储器单元的阈值电压是否正常。

公开(公告)号：CN103069409B

公开(公告)日：2016-04-06

申请号：CN201080068776.7

申请日：2010-08-26

Applicant: 瑞萨电子株式会社

Inventor： 作川守 ,  藤户正道 ,  濑户川润 ,  高桥将 ,  吉村晋亮

IPC: G06F15/78

CPC classification number: G06F1/324 ,  G06F1/08 ,  G06F1/3206 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

Abstract: 主时钟电路(26)向中央处理装置(CPU)和非易失性存储器(23)提供第1时钟。中央处理装置(CPU)按照用户程序，设定使数据处理装置在高速工作模式、大电压范围工作模式和低功耗工作模式中的某一模式下工作。高速工作模式是能够在外部供给电压为相对高电压的范围即第1范围内工作的模式。大电压范围工作模式是能够在外部供给电压包括第1范围且涵盖到相对低电压的范围的第2范围内工作的模式，在第2模式下的第1时钟的频率的上限比在第1模式下的第1时钟的频率的上限低。在低功耗工作模式下的第1时钟的频率比在高速工作模式下的第1时钟的频率和在大电压范围工作模式下的第1时钟的频率低。