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公开(公告)号：CN107093457A
公开(公告)日：2017-08-25
申请号：CN201611012446.1
申请日：2016-11-17
申请人： 瑞萨电子株式会社
发明人： 齐藤朋也
IPC分类号： G11C16/04 , H01L27/11568 , H01L29/792
CPC分类号： G11C16/0466 , G11C16/0425 , G11C16/16 , G11C16/0475 , H01L27/11568 , H01L29/792
摘要： 本发明提供半导体器件，课题在于通过选择MONOS存储器的各存储器单元进行擦除动作而实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的微细化。将分栅式MONOS存储器的存储器单元形成在作为半导体衬底一部分的板状鳍片上。在数据擦除动作中，在进行擦除的选择存储器单元中，对漏极区域施加0V且对存储器栅电极施加正电压，由此通过FN方式进行擦除。在数据擦除动作中，在不进行擦除的非选择存储器单元的、连接于与选择存储器单元相同的存储器栅极线的存储器单元中，将漏极区域设为开放状态且对存储器栅电极施加正电压，由此在沟道区域产生感应电压区域，因此沟道区域与存储器栅电极间的电位差减小，不进行擦除。
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公开(公告)号：CN108807415B
公开(公告)日：2023-12-12
申请号：CN201810367957.8
申请日：2018-04-23
申请人： 瑞萨电子株式会社
IPC分类号： H10B43/30 , H01L23/64 , H01L29/423
摘要： 为了减小在半导体衬底上包括非易失性存储器和电容元件的半导体设备的尺寸，本公开提供了一种半导体设备。在半导体衬底的主面的电容元件区域中，从主面突出的鳍沿着Y方向布置同时沿着X方向延伸。在半导体衬底的主面的电容元件区域中，电容元件的电容器电极沿着X方向交替布置同时与鳍相交。鳍形成在布置在半导体衬底的非易失性存储器的存储器单元阵列中布置的其他鳍的形成步骤中。在非易失性存储器的控制栅电极的形成步骤中形成一个电容器电极。在非易失性存储器的存储栅电极的形成步骤中形成另一电容器电极。
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公开(公告)号：CN115691597A
公开(公告)日：2023-02-03
申请号：CN202210849248.X
申请日：2022-07-19
申请人： 瑞萨电子株式会社
摘要： 本公开涉及半导体装置和半导体系统。提供了一种能够根据情况以简单的方式改变数据编程处理的半导体装置。半导体装置包括多个存储器单元、用于向存储器单元供应编程电流的编程电路、以及用于向编程电路供电的电源电路。电源电路包括用于对外部电源升压的电荷泵电路、根据选择指示的外部电源的电压、以及能够切换由电荷泵电路升压的升压电压的可选择电路。控制电路还包括用于通过切换选择指示由编程电路执行数据编程处理的控制电路。
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公开(公告)号：CN107093457B
公开(公告)日：2022-04-26
申请号：CN201611012446.1
申请日：2016-11-17
申请人： 瑞萨电子株式会社
发明人： 齐藤朋也
IPC分类号： G11C16/04 , H01L27/11568 , H01L29/792
摘要： 本发明提供半导体器件，课题在于通过选择MONOS存储器的各存储器单元进行擦除动作而实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的微细化。将分栅式MONOS存储器的存储器单元形成在作为半导体衬底一部分的板状鳍片上。在数据擦除动作中，在进行擦除的选择存储器单元中，对漏极区域施加0V且对存储器栅电极施加正电压，由此通过FN方式进行擦除。在数据擦除动作中，在不进行擦除的非选择存储器单元的、连接于与选择存储器单元相同的存储器栅极线的存储器单元中，将漏极区域设为开放状态且对存储器栅电极施加正电压，由此在沟道区域产生感应电压区域，因此沟道区域与存储器栅电极间的电位差减小，不进行擦除。
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公开(公告)号：CN108807415A
公开(公告)日：2018-11-13
申请号：CN201810367957.8
申请日：2018-04-23
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/11568 , H01L23/64 , H01L29/423
摘要： 为了减小在半导体衬底上包括非易失性存储器和电容元件的半导体设备的尺寸，本公开提供了一种半导体设备。在半导体衬底的主面的电容元件区域中，从主面突出的鳍沿着Y方向布置同时沿着X方向延伸。在半导体衬底的主面的电容元件区域中，电容元件的电容器电极沿着X方向交替布置同时与鳍相交。鳍形成在布置在半导体衬底的非易失性存储器的存储器单元阵列中布置的其他鳍的形成步骤中。在非易失性存储器的控制栅电极的形成步骤中形成一个电容器电极。在非易失性存储器的存储栅电极的形成步骤中形成另一电容器电极。
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公开(公告)号：CN110581134B
公开(公告)日：2024-09-10
申请号：CN201910490846.0
申请日：2019-06-06
申请人： 瑞萨电子株式会社
摘要： 本公开的实施例涉及半导体器件及其制造方法。在包括由分栅型MONOS存储器形成的多个存储器区域的半导体器件中，存储器单元的阈值电压针对每个存储器区域被设置为不同值。通过形成具有不同材料或不同厚度的、作为构成数据区域中的存储器单元的存储器栅极电极的功函数膜的金属膜以及作为构成代码区域中的存储器单元的存储器栅极电极的功函数膜的金属膜，形成具有不同阈值电压的存储器单元。
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公开(公告)号：CN108806752B
公开(公告)日：2023-08-18
申请号：CN201810378069.6
申请日：2018-04-25
申请人： 瑞萨电子株式会社
发明人： 齐藤朋也
摘要： 本发明涉及半导体装置以及唯一ID产生方法。根据一个实施例的半导体装置包括：唯一ID产生电路，该唯一ID产生电路被配置成利用包括多个互补单元的存储器阵列来产生唯一ID，每个互补单元包括第一存储器单元MC1和第二存储器单元MC2。当在第一存储器单元MC1的初始阈值电压已实质上偏移的第一状态下所读出的互补单元中的数据与在第二存储器单元MC2的初始阈值电压已实质上偏移的第二状态下所读出的互补单元中的数据彼此一致时，唯一ID产生电路使用互补单元中的数据作为唯一ID。
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公开(公告)号：CN115410623A
公开(公告)日：2022-11-29
申请号：CN202210561588.2
申请日：2022-05-23
申请人： 瑞萨电子株式会社
摘要： 半导体装置包括逻辑电路、存储器和存储装置。该存储装置具有：第一特定信息存储区域，特定信息在焊料回流过程之前被写入到该第一特定信息存储区域中；第二特定信息存储区域，用于更新的特定信息在焊料回流过程之后将写入到该第二特定信息存储区域中；以及数据存储区域。第一特定信息存储区域由具有高回流抗性的存储器单元构成，并且数据即使在焊料回流过程之后也被保留在该存储器单元中。第二特定信息存储区域和数据存储区域由具有低回流抗性的存储器单元构成，并且数据在焊料回流过程期间可以不被保留在该存储器单元中。
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公开(公告)号：CN110581134A
公开(公告)日：2019-12-17
申请号：CN201910490846.0
申请日：2019-06-06
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11568 , H01L29/423 , H01L21/28
摘要： 本公开的实施例涉及半导体器件及其制造方法。在包括由分栅型MONOS存储器形成的多个存储器区域的半导体器件中，存储器单元的阈值电压针对每个存储器区域被设置为不同值。通过形成具有不同材料或不同厚度的、作为构成数据区域中的存储器单元的存储器栅极电极的功函数膜的金属膜以及作为构成代码区域中的存储器单元的存储器栅极电极的功函数膜的金属膜，形成具有不同阈值电压的存储器单元。
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公开(公告)号：CN108806752A
公开(公告)日：2018-11-13
申请号：CN201810378069.6
申请日：2018-04-25
申请人： 瑞萨电子株式会社
发明人： 齐藤朋也
CPC分类号： G11C8/12 , G06F12/0646 , G06F21/73 , G06F21/79 , G06F2221/2105 , G09C1/00 , G11C7/1051 , G11C7/24 , G11C8/06 , G11C16/0425 , G11C16/22 , G11C2029/4402 , H04L9/0866 , G11C16/26
摘要： 本发明涉及半导体装置以及唯一ID产生方法。根据一个实施例的半导体装置包括：唯一ID产生电路，该唯一ID产生电路被配置成利用包括多个互补单元的存储器阵列来产生唯一ID，每个互补单元包括第一存储器单元MC1和第二存储器单元MC2。当在第一存储器单元MC1的初始阈值电压已实质上偏移的第一状态下所读出的互补单元中的数据与在第二存储器单元MC2的初始阈值电压已实质上偏移的第二状态下所读出的互补单元中的数据彼此一致时，唯一ID产生电路使用互补单元中的数据作为唯一ID。
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