公开(公告)号：CN106024889B

公开(公告)日：2021-11-26

申请号：CN201610187398.3

申请日：2016-03-29

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L27/11517 ,  H01L29/78

Abstract: 本发明提供一种半导体器件及其制造方法。对具有非易失性存储器的半导体器件的性能实现改善。非易失性存储器的存储器单元包括经由第一绝缘膜形成在半导体衬底上的控制栅电极以及经由第二绝缘膜形成在半导体衬底上的存储器栅电极以便经由第二绝缘膜相邻于控制栅电极。第二绝缘膜包括由二氧化硅膜制成的第三绝缘膜，由第三绝缘膜上的氮化硅膜制成的第四绝缘膜以及第四绝缘膜上的第五绝缘膜。第五绝缘膜包括氧氮化硅膜。在存储器栅电极和半导体衬底之间，第四和第五绝缘膜的相应端部比存储器栅电极的下表面的端部更靠近存储器栅电极的侧表面。在存储器栅电极和半导体衬底之间，在未形成第二绝缘膜的区域中，嵌入另一二氧化硅膜。

公开(公告)号：CN109524344A

公开(公告)日：2019-03-26

申请号：CN201811034883.2

申请日：2018-09-06

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L21/76 ,  H01L21/768 ,  H01L27/11563 ,  H01L21/336

Abstract: 本公开涉及半导体装置及其制造方法。在半导体装置的存储器单元区域中，存储器有源区域由元件隔离绝缘膜限定。在存储器单元区域中，元件隔离绝缘膜的上表面的位置被设定为低于半导体衬底的主表面的位置。在元件隔离绝缘膜之上形成掩埋的氮化硅膜和蚀刻停止膜。蚀刻停止膜的上表面的位置高于限定外围有源区域的元件隔离绝缘膜的上表面的位置。

公开(公告)号：CN107871748B

公开(公告)日：2023-07-25

申请号：CN201710805105.8

申请日：2017-09-08

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H10B43/30 ,  H10B43/40 ,  H01L29/423 ,  H01L21/28

Abstract: 本发明旨在改进具有非易失性存储单元和MISFET的半导体装置的特性。半导体装置具有：设置在半导体衬底1的存储单元区域1A的p型阱PW1(有源区)中的非易失性存储单元和设置在外围电路区域2A的p型阱pw2(有源区)或n型阱(有源区)中的MISFET。该半导体装置具有如下构成：围绕p型阱PW1的元件隔离区STI1的表面设成低于围绕p型阱PW2或n型阱的元件隔离区STI2的表面(H1＜H2)。通过使元件隔离区STI1的表面下降或降低，可以增加控制晶体管和存储器晶体管两者的有效沟道宽度。由于元件隔离区STI2的表面没有降低，可以防止不期望的膜残留在形成于外围电路区域2A中的用于替代栅电极GE的伪栅电极上。

公开(公告)号：CN111276489A

公开(公告)日：2020-06-12

申请号：CN202010096797.5

申请日：2016-03-15

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L27/1157 ,  H01L27/11573

Abstract: 本发明公开了一种半导体器件。在该半导体器件中，形成于存储器单元中的偏移间隔件由硅氧化物膜和硅氮化物膜的层压膜形成，并且硅氧化物膜特别地形成为与存储器栅极电极的侧壁以及电荷储存膜的侧端部分直接接触；另一方面，形成于MISFET中的偏移间隔件由硅氮化物膜形成。特别地在MISFET中，硅氮化物膜与栅极电极的侧壁以及高介电常数膜的侧端部分直接接触。

公开(公告)号：CN107871748A

公开(公告)日：2018-04-03

申请号：CN201710805105.8

申请日：2017-09-08

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L27/11568 ,  H01L27/11573 ,  H01L29/423 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L23/535 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/401 ,  H01L29/42356

Abstract: 本发明旨在改进具有非易失性存储单元和MISFET的半导体装置的特性。半导体装置具有：设置在半导体衬底1的存储单元区域1A的p型阱PW1(有源区)中的非易失性存储单元和设置在外围电路区域2A的p型阱pw2(有源区)或n型阱(有源区)中的MISFET。该半导体装置具有如下构成：围绕p型阱PW1的元件隔离区STI1的表面设成低于围绕p型阱PW2或n型阱的元件隔离区STI2的表面(H1＜H2)。通过使元件隔离区STI1的表面下降或降低，可以增加控制晶体管和存储器晶体管两者的有效沟道宽度。由于元件隔离区STI2的表面没有降低，可以防止不期望的膜残留在形成于外围电路区域2A中的用于替代栅电极GE的伪栅电极上。

公开(公告)号：CN105826325A

公开(公告)日：2016-08-03

申请号：CN201610053633.8

申请日：2016-01-26

Applicant: 瑞萨电子株式会社

Inventor： 时田裕文 ,  绪方完

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/423

CPC classification number: H01L29/66545 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/792 ,  H01L27/11521 ,  H01L27/115 ,  H01L27/11551 ,  H01L27/11578 ,  H01L29/42324 ,  H01L29/4234

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。改进了具有非易失性存储器的半导体器件的可靠性。非易失性存储器的存储器单元是分离栅极型，并且在半导体衬底中具有第一n型半导体区域和第二n型半导体区域、经由第一绝缘膜形成在半导体区域之间的衬底之上的控制电极、和经由具有电荷累积部分的第二绝缘膜形成在第一n型半导体区域和第二n型半导体区域之间的衬底之上的存储器栅极电极。SSI方法用于向存储器单元写入。在存储器单元的读出操作期间，第一半导体区域和第二半导体区域分别用作源极区域和漏极区域。形成为与存储器栅极电极的侧表面相邻的第一侧壁间隔件的第一宽度，大于形成为与控制栅极电极的侧表面相邻的第二侧壁间隔件的第二宽度。

公开(公告)号：CN109524344B

公开(公告)日：2023-05-19

申请号：CN201811034883.2

申请日：2018-09-06

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L21/76 ,  H01L21/768 ,  H10B43/00 ,  H01L21/336

Abstract: 本公开涉及半导体装置及其制造方法。在半导体装置的存储器单元区域中，存储器有源区域由元件隔离绝缘膜限定。在存储器单元区域中，元件隔离绝缘膜的上表面的位置被设定为低于半导体衬底的主表面的位置。在元件隔离绝缘膜之上形成掩埋的氮化硅膜和蚀刻停止膜。蚀刻停止膜的上表面的位置高于限定外围有源区域的元件隔离绝缘膜的上表面的位置。

公开(公告)号：CN106024791B

公开(公告)日：2020-03-10

申请号：CN201610147916.9

申请日：2016-03-15

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L27/115 ,  H01L27/11563

Abstract: 本发明公开了一种性能改进的半导体器件。在该半导体器件中，形成于存储器单元中的偏移间隔件由硅氧化物膜和硅氮化物膜的层压膜形成，并且硅氧化物膜特别地形成为与存储器栅极电极的侧壁以及电荷储存膜的侧端部分直接接触；另一方面，形成于MISFET中的偏移间隔件由硅氮化物膜形成。特别地在MISFET中，硅氮化物膜与栅极电极的侧壁以及高介电常数膜的侧端部分直接接触。

公开(公告)号：CN106024889A

公开(公告)日：2016-10-12

申请号：CN201610187398.3

申请日：2016-03-29

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H01L29/78 ,  H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  G11C16/0433 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/14 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/28282 ,  H01L21/31111 ,  H01L29/0847 ,  H01L29/42344 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/78 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/11563 ,  H01L27/11578

Abstract: 本发明提供一种半导体器件及其制造方法。对具有非易失性存储器的半导体器件的性能实现改善。非易失性存储器的存储器单元包括经由第一绝缘膜形成在半导体衬底上的控制栅电极以及经由第二绝缘膜形成在半导体衬底上的存储器栅电极以便经由第二绝缘膜相邻于控制栅电极。第二绝缘膜包括由二氧化硅膜制成的第三绝缘膜，由第三绝缘膜上的氮化硅膜制成的第四绝缘膜以及第四绝缘膜上的第五绝缘膜。第五绝缘膜包括氧氮化硅膜。在存储器栅电极和半导体衬底之间，第四和第五绝缘膜的相应端部比存储器栅电极的下表面的端部更靠近存储器栅电极的侧表面。在存储器栅电极和半导体衬底之间，在未形成第二绝缘膜的区域中，嵌入另一二氧化硅膜。

公开(公告)号：CN108807415B

公开(公告)日：2023-12-12

申请号：CN201810367957.8

申请日：2018-04-23

Applicant: 瑞萨电子株式会社

Inventor： 山下朋弘 ,  绪方完 ,  藤户正道 ,  齐藤朋也

IPC: H10B43/30 ,  H01L23/64 ,  H01L29/423

Abstract: 为了减小在半导体衬底上包括非易失性存储器和电容元件的半导体设备的尺寸，本公开提供了一种半导体设备。在半导体衬底的主面的电容元件区域中，从主面突出的鳍沿着Y方向布置同时沿着X方向延伸。在半导体衬底的主面的电容元件区域中，电容元件的电容器电极沿着X方向交替布置同时与鳍相交。鳍形成在布置在半导体衬底的非易失性存储器的存储器单元阵列中布置的其他鳍的形成步骤中。在非易失性存储器的控制栅电极的形成步骤中形成一个电容器电极。在非易失性存储器的存储栅电极的形成步骤中形成另一电容器电极。