公开(公告)号：CN101373635B

公开(公告)日：2013-01-16

申请号：CN200810166448.5

申请日：2002-07-22

Applicant: 瑞萨电子株式会社

Inventor： 田中利广 ,  梅本由纪子 ,  平木充 ,  品川裕 ,  藤户正道 ,  铃川一文 ,  古川博之 ,  山木贵志 ,  神垣良昭 ,  南真一 ,  片山弘造 ,  松崎望

IPC: G11C16/04

CPC classification number: G11C16/26 ,  G11C5/025 ,  G11C8/08 ,  G11C16/04 ,  G11C16/0425 ,  G11C16/0433 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  H01L21/28 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/7885 ,  H01L29/792

Abstract: 一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc

公开(公告)号：CN101436430B

公开(公告)日：2012-02-29

申请号：CN200810181438.9

申请日：2008-11-13

Applicant: 瑞萨电子株式会社

Inventor： 梶山新也 ,  品川裕 ,  水野真 ,  葛西秀男 ,  渡部隆夫 ,  竹村理一郎 ,  关口知纪

IPC: G11C16/06 ,  G11C16/08 ,  G06F13/16

CPC classification number: G11C7/1039 ,  G11C7/1075 ,  G11C16/26

Abstract: 本发明提供一种半导体集成电路装置，其即使在来自多个CPU的访问请求产生竞争时也能实现低等待时间下的访问。在X解码器(121)的后级配置了保持上述X解码器的输出信号而能传递给字线驱动器(106)的第一锁存电路(104)。在Y解码器(122)的后级配置了保持上述Y解码器的输出信号而能传递给上述Y选择电路的第二锁存电路(105)。在读出放大器(108)的后级配置了保持上述读出放大器的输出信号而能够传递给输出电路(111、112)的第三锁存电路(110)。由此，能使读取上述非易失性半导体存储器的存储数据时的一系列处理流水线化，即使是在来自多个CPU的访问请求产生竞争时，也能实现低等待时间下的访问。