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公开(公告)号：CN108573915B
公开(公告)日：2023-09-19
申请号：CN201810110607.3
申请日：2018-02-05
Applicant: 瑞萨电子株式会社
IPC: H01L21/768 , H01L21/762
Abstract: 本发明提供一种半导体装置及其制造方法。当在电路区域中形成在比元件分离用的槽深的槽内形成且将布线与半导体基板电连接的基板接触插塞的情况下，防止由于基板接触开口率不足引起的基板接触插塞的电阻值的增大。将连接到布线(M1)和半导体基板(SB)并且不构成电路的基板接触插塞(SP2)形成于半导体芯片区域的边缘部的密封环区域(1B)。将基板接触插塞(SP2)埋入于比元件分离用的槽(D1)深的槽(D2)内。
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公开(公告)号：CN107210305A
公开(公告)日：2017-09-26
申请号：CN201580001562.0
申请日：2015-02-13
Applicant: 瑞萨电子株式会社
Inventor： 关川宏昭
IPC: H01L27/14 , H01L21/3205 , H01L21/768 , H01L21/82 , H01L23/522 , H04N5/369
Abstract: 半导体器件具有：彼此同层地形成在半导体衬底的上方的多个布线(WR11)；以及分别与多个布线(WR11)同层地形成的多个布线(WR12)。多个布线(WR11)在俯视时分别沿X轴方向延伸、且沿与X轴方向交叉的Y轴方向以间距(PT11)排列，多个布线(WR12)在俯视时分别沿X轴方向延伸、且沿Y轴方向以间距(PT12)排列。多个布线(WR11)分别与多个布线(WR12)的每一个电连接，间距(PT11)比间距(PT12)小。
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公开(公告)号：CN107546237A
公开(公告)日：2018-01-05
申请号：CN201710415892.5
申请日：2017-06-06
Applicant: 瑞萨电子株式会社
Inventor： 关川宏昭
IPC: H01L27/146
CPC classification number: H01L27/1464 , H01L27/1462 , H01L27/14621 , H01L27/14623 , H01L27/14627 , H01L27/1463 , H01L27/14632 , H01L27/14636 , H01L27/14687
Abstract: 本公开涉及半导体装置及其制造方法。当在背侧照明型的固态成像元件的划线区域中形成穿透半导体衬底的沟槽时，可以防止由形成沟槽的蚀刻步骤或用于分割半导体芯片的划片步骤引起的固态成像元件的污染的发生。当形成覆盖晶体管的电极的表面等的硅化物层时，为了防止在划线区域形成覆盖半导体衬底的主表面的硅化物层，半导体衬底的主表面在硅化物层的形成步骤之前被绝缘膜覆盖。
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公开(公告)号：CN116053242A
公开(公告)日：2023-05-02
申请号：CN202211138784.5
申请日：2022-09-19
Applicant: 瑞萨电子株式会社
IPC: H01L23/498 , H01L23/495 , H01L23/18 , H01L25/04
Abstract: 本公开涉及半导体器件和制造半导体器件的方法。提高了半导体器件的可靠性。该半导体器件包括夹持件，该夹持件经由第一银膏电气连接到主晶体管源极焊盘并且经由第二银膏连接到引线。夹持件具有第一银膏与其接触的“第一部分”、第二银膏与其接触的“第二部分”、以及位于“第一部分”与“第二部分”之间的“第三部分”。主晶体管源极焊盘的表面上形成有突出构件，并且“第一部分”与突出构件接触。
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公开(公告)号：CN108573915A
公开(公告)日：2018-09-25
申请号：CN201810110607.3
申请日：2018-02-05
Applicant: 瑞萨电子株式会社
IPC: H01L21/768 , H01L21/762
Abstract: 本发明提供一种半导体装置及其制造方法。当在电路区域中形成在比元件分离用的槽深的槽内形成且将布线与半导体基板电连接的基板接触插塞的情况下，防止由于基板接触开口率不足引起的基板接触插塞的电阻值的增大。将连接到布线(M1)和半导体基板(SB)并且不构成电路的基板接触插塞(SP2)形成于半导体芯片区域的边缘部的密封环区域(1B)。将基板接触插塞(SP2)埋入于比元件分离用的槽(D1)深的槽(D2)内。
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