公开(公告)号：CN111355440B

公开(公告)日：2023-11-07

申请号：CN201911141100.5

申请日：2019-11-20

Applicant: 瑞萨电子株式会社

Inventor： 峯泽隆太郎 ,  李成哲

IPC: H02P29/68 ,  H02H7/122 ,  H02P27/08 ,  H02P21/22 ,  H02M7/00 ,  H05K7/20 ,  H02M7/5387 ,  H02M1/088 ,  H02M1/32

Abstract: 本公开涉及控制电路、电驱动系统、逆变器系统及其控制方法，用于高速且高准度地检测逆变器和功率半导体器件的温度。电子控制电路包括：矢量指令电路，用于计算与转矩指令值相对应的逆变器的效率值；以及温度估计电路，用于基于逆变器的效率值和用于驱动构成逆变器的功率半导体元件的占空比，来估计功率半导体元件的温度。

公开(公告)号：CN109545262B

公开(公告)日：2023-11-03

申请号：CN201811084744.0

申请日：2018-09-18

Applicant: 瑞萨电子株式会社

Inventor： 樫原洋次

IPC: G11C16/14

Abstract: 本公开涉及半导体存储装置和用于控制半导体存储装置的方法。为了减少半导体存储装置的验证处理所需的时间，根据一个实施例的半导体存储装置包括多个单位存储器阵列，每个单位存储器阵列包括多个存储器块、感测放大器和验证电路。当半导体存储装置执行验证处理时，将对应于验证数据的脉冲施加到每个存储器块的每个存储器单元，并且将对应于验证数据的期望值设置到每个验证电路。每个验证电路通过将由感测放大器读取的存储数据与期望值进行比较来执行验证处理。

公开(公告)号：CN109390005B

公开(公告)日：2023-11-03

申请号：CN201810885804.2

申请日：2018-08-06

Applicant: 瑞萨电子株式会社

Inventor： 薮内诚

IPC: G11C7/18 ,  H01L27/10

Abstract: 本发明的目的在于提供一种半导体存储器件，其可以被高度集成并且减小由于VSS布线的寄生电容值而引起的电位波动(IR压降)。半导体存储器件包括：第一字线；第二字线；第一匹配线；第二匹配线；第一存储器单元，接合至第一字线、第二字线和第一匹配线；以及第二存储器单元，接合至第一字线、第二字线和第二匹配线。第一存储器单元和第二存储器单元布置为在平面图中彼此相邻，并且第一字线和第二字线是使用第一布线层中的布线形成的。第一匹配线和第二匹配线是使用设置为与第一布线层相邻的第二布线层中的布线形成的。第一字线和第二字线被设置为彼此平行地位于两条第一布线之间。第一匹配线和第二匹配线被设置为彼此平行地位于两条第二布线之间。

公开(公告)号：CN116978790A

公开(公告)日：2023-10-31

申请号：CN202310420398.3

申请日：2023-04-19

Applicant: 瑞萨电子株式会社

Inventor： 波多俊幸

IPC: H01L21/48 ,  H01L21/50 ,  H01L21/60 ,  H01L23/495

Abstract: 本公开涉及一种制造半导体器件的方法，在包括在第一方向上彼此平行地延伸且彼此间隔开的第一区域和第二区域的框架构件中，第一镀膜和第二镀膜分别被形成在第一区域和第二区域中。第二镀膜与第一镀膜在类型上是不同的。然后，对包括第一区域和第二区域的框架构件执行冲压过程，从而形成包括多个引线的引线框架。引线框架包括第一引线组和第二引线组。在第一引线组中形成第一镀膜，但是在第一引线组中不形成第二镀膜。同时，在第二引线组中形成第二镀膜，但在第二引线组中不形成第一镀膜。

公开(公告)号：CN108986862B

公开(公告)日：2023-10-31

申请号：CN201810524038.7

申请日：2018-05-28

Applicant: 瑞萨电子株式会社

Inventor： 桥爪毅 ,  藤田直哉 ,  长田俊哉 ,  横山佳巧 ,  新保克己 ,  佐藤康治

IPC: G11C16/08 ,  G11C16/34

Abstract: 本发明涉及一种半导体装置及存储模块。选择译码器(303)根据至少1位的地址位控制多个选择信号(cen1～cenn)的电平。存储模块(30‑i(i＝1～N))在对应的选择信号(ceni)为激活电平时被选择，从而能够进行数据的读取及写入。故障判定部(304)根据多个选择信号(cen1～cenn)的电平判定选择译码器(303)是否处于故障状态。

公开(公告)号：CN107818810B

公开(公告)日：2023-10-31

申请号：CN201710649157.0

申请日：2017-08-02

Applicant: 瑞萨电子株式会社

Inventor： 长瀬宽和

IPC: G11C16/34

Abstract: 本公开涉及存储装置和用于管理存储装置的方法。存储装置包括多个闪速存储器单元；控制器，将数据写入所述多个闪速存储器单元中用作在其中存储数据的单元的存储器单元中，并且执行用于判定所述多个闪速存储器单元中的所述存储器单元的阈值电压的定时器单元的阈值电压的重置，以及电平判定部件，在作为所述定时器单元的当前阈值电压的第一阈值电压的基础上，估计作为所述存储器单元的当前阈值电压的第二阈值电压的状态。

公开(公告)号：CN116960123A

公开(公告)日：2023-10-27

申请号：CN202310319970.7

申请日：2023-03-29

Applicant: 瑞萨电子株式会社

Inventor： 名渊雄太 ,  下村彰宏

IPC: H01L27/088 ,  H01L29/06 ,  H01L29/78

Abstract: 本公开涉及一种半导体器件。公开了一种改进的具有超结结构的功率MOSFET。改进的功率MOSFET包括多个单位单元UC，并且多个单位单元UC中的每个单位单元UC包括柱状区域PC1、柱状区域PC2、在X方向上形成在柱状区域PC1和PC2之间的一对沟槽TR以及经由栅极绝缘膜(GI)而形成在一对沟槽TR中的一对栅极电极GE。在平面图中，一对沟槽TR和一对栅极电极GE在Y方向上延伸。多个柱状区域PC1被形成为沿着Y方向彼此间隔开，并且柱状区域PC1在Y方向上的宽度(L1)比柱状区域PC1在X方向上的宽度(L2)更宽。

公开(公告)号：CN111276489B

公开(公告)日：2023-10-24

申请号：CN202010096797.5

申请日：2016-03-15

Applicant: 瑞萨电子株式会社

Inventor： 绪方完

IPC: H10B43/35 ,  H10B43/40

Abstract: 本发明公开了一种半导体器件。在该半导体器件中，形成于存储器单元中的偏移间隔件由硅氧化物膜和硅氮化物膜的层压膜形成，并且硅氧化物膜特别地形成为与存储器栅极电极的侧壁以及电荷储存膜的侧端部分直接接触；另一方面，形成于MISFET中的偏移间隔件由硅氮化物膜形成。特别地在MISFET中，硅氮化物膜与栅极电极的侧壁以及高介电常数膜的侧端部分直接接触。

公开(公告)号：CN116916739A

公开(公告)日：2023-10-20

申请号：CN202310259674.2

申请日：2023-03-17

Applicant: 瑞萨电子株式会社

Inventor： 中柴康隆 ,  五十岚孝行

IPC: H10N97/00 ,  H01L23/64 ,  H01L23/522

Abstract: 本公开涉及半导体器件。施加有第一电位的电感器被与电感器连接的第一布线围绕，并且与施加有与第一电位不同的第二电位的第二布线连接的焊盘被设置在第二布线外部，使得第一布线被第二布线围绕。

公开(公告)号：CN116913945A

公开(公告)日：2023-10-20

申请号：CN202310254153.8

申请日：2023-03-16

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  酒井敦 ,  后藤洋太郎

IPC: H01L29/06 ,  H01L29/78

Abstract: 本公开涉及一种半导体器件。该半导体器件包括：半导体衬底、各自从半导体衬底的上表面形成的第一源极区域和第一漏极区域、经由第一栅极介电膜在半导体衬底上形成的在第一源极区域与第一漏极区域之间的第一栅极电极、在栅极长度方向上在半导体衬底的上表面中形成的在第一栅极介电膜与第一漏极区域之间的第一沟槽、在栅极长度方向上在半导体衬底的上表面中形成的在栅极介电膜与第一漏极区域之间的比第一沟槽浅的第二沟槽，以及嵌入第一沟槽和第二沟槽中的第一介电膜。第一沟槽和第二沟槽在栅极宽度方向上彼此接触。