公开(公告)号：CN105575423B

公开(公告)日：2021-11-12

申请号：CN201510728351.9

申请日：2015-10-30

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  石井雄一郎

IPC分类号： G11C11/413 ,  G11C5/02

摘要： 提供一种半导体存储器件，其中存储器单元在待机模式下可以容易地被设置在适当的电势，同时伴随着用于控制存储器单元的源极线的电势的电路的面积减小。一种半导体存储器件，包括静态型存储器单元和控制电路。该控制电路包括被提供在耦合到驱动晶体管的源极电极的源极线和第一电压之间的第一开关晶体管、与第一开关晶体管并行地提供的第二开关晶体管以及源极线电势控制电路，当存储器单元在操作时，该源极线电势控制电路使得第一开关晶体管和第二开关晶体管导通从而将源极线耦合到第一电压，以及在待机模式下，该源极线电势控制电路将第一开关晶体管设置为非导通并且将第二开关晶体管的栅极电极设置为耦合到源极线。

公开(公告)号：CN107463461B

公开(公告)日：2022-09-30

申请号：CN201710412604.0

申请日：2017-06-05

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  齐藤良和 ,  长田俊哉 ,  佐野聪明 ,  桥爪毅

IPC分类号： G06F11/10 ,  G11C29/42

摘要： 本发明涉及存储器宏和半导体集成电路器件。提供了一种存储器宏，该存储器宏允许检测用于输入的地址信号的获取电路中的故障。存储器宏包括地址输入端子、时钟输入端子、存储器阵列和控制单元。控制单元包括暂时存储器电路，该暂时存储器电路与从时钟输入端子输入的输入时钟信号同步地获取输入到地址输入端子的输入地址信号，并且输出输入地址信号作为内部地址信号。存储器宏还包括内部地址输出端子，所述部地址输出端子输出用于与输入地址信号进行比较的内部地址信号。

公开(公告)号：CN111863064A

公开(公告)日：2020-10-30

申请号：CN202010201893.1

申请日：2020-03-20

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  薮内诚

IPC分类号： G11C11/4063

摘要： 本公开的实施例涉及半导体器件以及驱动半导体器件的方法，其目的是为具有大寄生电阻或大负载容量的布线提供能够提高在远离驱动器的位置处的布线的电压的升高或降低速度的技术。半导体器件包括：第一布线，具有第一部、第二部、在第一部和第二部之间提供的第三部；连接到第三部的多个存储器单元；具有栅极和连接到第二部的漏极的场效应晶体管以及与第一布线并联提供的第二布线。第一布线的第三部包括靠近第一部的第四部、靠近第二部的第五部、设置在第一部与第四部之间的第六部。多个存储器单元包括连接到第四部的第一存储器单元和连接到第五部的第二存储器单元。第二布线电连接在第六部与场效应晶体管的栅极之间。

公开(公告)号：CN105575423A

公开(公告)日：2016-05-11

申请号：CN201510728351.9

申请日：2015-10-30

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  石井雄一郎

IPC分类号： G11C11/413 ,  G11C5/02

CPC分类号： G11C11/418 ,  G11C5/148 ,  G11C11/417

摘要： 提供一种半导体存储器件，其中存储器单元在待机模式下可以容易地被设置在适当的电势，同时伴随着用于控制存储器单元的源极线的电势的电路的面积减小。一种半导体存储器件，包括静态型存储器单元和控制电路。该控制电路包括被提供在耦合到驱动晶体管的源极电极的源极线和第一电压之间的第一开关晶体管、与第一开关晶体管并行地提供的第二开关晶体管以及源极线电势控制电路，当存储器单元在操作时，该源极线电势控制电路使得第一开关晶体管和第二开关晶体管导通从而将源极线耦合到第一电压，以及在待机模式下，该源极线电势控制电路将第一开关晶体管设置为非导通并且将第二开关晶体管的栅极电极设置为耦合到源极线。

公开(公告)号：CN110875079A

公开(公告)日：2020-03-10

申请号：CN201910758813.X

申请日：2019-08-16

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  田中信二

IPC分类号： G11C29/18 ,  G11C29/12

摘要： 提供了半导体器件，其能够检测测试操作是否正常。所述半导体器件包括：多个存储器单元，以矩阵布置；多个字线，被设置为分别对应于所述多个存储器单元的每一行；解码器，用于产生用于驱动多个字线的驱动信号；以及检测电路，被设置在多个字线和解码器之间，用于通过测试操作使多个字线同时上升，并且检测多个字线的上升状态是否正常。

公开(公告)号：CN108986862A

公开(公告)日：2018-12-11

申请号：CN201810524038.7

申请日：2018-05-28

申请人： 瑞萨电子株式会社

发明人： 桥爪毅 ,  藤田直哉 ,  长田俊哉 ,  横山佳巧 ,  新保克己 ,  佐藤康治

IPC分类号： G11C16/08 ,  G11C16/34

摘要： 本发明涉及一种半导体装置及存储模块。选择译码器(303)根据至少1位的地址位控制多个选择信号(cen1～cenn)的电平。存储模块(30-i(i＝1～N))在对应的选择信号(ceni)为激活电平时被选择，从而能够进行数据的读取及写入。故障判定部(304)根据多个选择信号(cen1～cenn)的电平判定选择译码器(303)是否处于故障状态。

公开(公告)号：CN106716625A

公开(公告)日：2017-05-24

申请号：CN201580048810.7

申请日：2015-03-26

申请人： 瑞萨电子株式会社

发明人： 良田雄太 ,  薮内诚 ,  横山佳巧

IPC分类号： H01L21/8244 ,  H01L27/11

CPC分类号： H01L27/0207 ,  G11C11/418 ,  G11C11/419 ,  H01L23/5226 ,  H01L23/5286 ,  H01L27/0924 ,  H01L27/1104 ,  H01L27/1116

摘要： 基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。

公开(公告)号：CN108986862B

公开(公告)日：2023-10-31

申请号：CN201810524038.7

申请日：2018-05-28

申请人： 瑞萨电子株式会社

发明人： 桥爪毅 ,  藤田直哉 ,  长田俊哉 ,  横山佳巧 ,  新保克己 ,  佐藤康治

IPC分类号： G11C16/08 ,  G11C16/34

摘要： 本发明涉及一种半导体装置及存储模块。选择译码器(303)根据至少1位的地址位控制多个选择信号(cen1～cenn)的电平。存储模块(30‑i(i＝1～N))在对应的选择信号(ceni)为激活电平时被选择，从而能够进行数据的读取及写入。故障判定部(304)根据多个选择信号(cen1～cenn)的电平判定选择译码器(303)是否处于故障状态。

公开(公告)号：CN114784007A

公开(公告)日：2022-07-22

申请号：CN202210392184.5

申请日：2015-03-26

申请人： 瑞萨电子株式会社

发明人： 良田雄太 ,  薮内诚 ,  横山佳巧

IPC分类号： H01L27/11 ,  H01L23/522 ,  H01L23/528 ,  H01L27/02 ,  H01L27/092 ,  H01L29/78 ,  G11C11/418 ,  G11C11/419

摘要： 本发明提供一种半导体器件。本发明基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。

公开(公告)号：CN108806743A

公开(公告)日：2018-11-13

申请号：CN201810390512.1

申请日：2018-04-27

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  桥爪毅 ,  佐野聪明

IPC分类号： G11C11/417

摘要： 一种半导体设备包括：存储器单元，具有通过从电源线VSS和VDD施加的电压驱动的存储器单位；以及存储器单元电位控制器，用于调整施加于存储器单位的电压的电位。存储器单元电位控制器包括设置在电源线VSS和ARVSS之间的第一电位调整部以及设置在电源线VDD与ARVSS之间的第二电位调整部。此外，存储器单元电位控制器通过第一电位调整部基于在电源线VSS与存储器单位的第一端部之间提供的第一电流来调整电源线ARVSS的电位，并且通过第二电位调整部调整在电源线VDD与ARVSS之间提供的第二电流，从而快速地稳定施加于存储器单位的电位。