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公开(公告)号：CN112038351B
公开(公告)日：2024-09-24
申请号：CN202010684397.6
申请日：2018-08-08
申请人： 长江存储科技有限责任公司
摘要： 多个实施例公开了一种3D存储器件，包括基底；多个导体层，设置于该基底上；多个NAND串，设置于该基底上；以及多个缝隙结构，设置于该基底上。多个NAND串可垂直于该基底排列且以具有多个六角形的六角形晶格取向的方式排列。每个六角形包括三对的侧边，且第一对的侧边垂直于第一方向且平行于第二方向。该第二方向垂直于该第一方向。多个缝隙结构可沿该第一方向延伸。
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公开(公告)号：CN113675206A
公开(公告)日：2021-11-19
申请号：CN202110824497.9
申请日：2018-10-11
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551 , H01L27/11578
摘要： 本公开内容的各方面提供了一种半导体器件并涉及垂直存储器件。半导体器件包括栅极层和绝缘层，栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在第二区域中以台阶形式堆叠。半导体器件包括设置在第一区域中的沟道结构。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。
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公开(公告)号：CN111564450B
公开(公告)日：2021-05-25
申请号：CN202010428927.0
申请日：2018-07-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11578 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L23/532 , H01L21/033 , H01L21/308
摘要： 公开了三维存储器件的方法和结构。在示例中，存储器件包括衬底和多堆叠层阶梯结构。多堆叠层阶梯结构可包括堆叠在衬底之上的多个阶梯结构。多个阶梯结构中的每一个可包括多个导体层，每个导体层位于两个绝缘层之间。存储器件还可以包括在多堆叠层阶梯结构之上的填充结构、延伸穿过多堆叠层阶梯结构的半导体沟道、以及延伸穿过多堆叠层阶梯结构和填充结构的支撑柱。半导体沟道可包括未对准的侧壁表面，并且支撑柱可包括对准的侧壁表面。
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公开(公告)号：CN110121779B
公开(公告)日：2020-09-25
申请号：CN201880005615.X
申请日：2018-03-01
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11578 , H01L27/11524
摘要： 公开了三维(3D)存储器器件的实施例及用于形成该3D存储器器件的方法。在一个示例中，NAND存储器器件包括衬底、一个或多个在衬底上的外围器件、多个在该一个或多个外围器件上的NAND串、在NAND串上方且与其接触的单晶硅层、以及形成于外围器件以及NAND串之间的互连层。在某些实施例中，NAND存储器器件包括键合界面，阵列互连层在该键合界面处接触外围互连层。
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公开(公告)号：CN111312718A
公开(公告)日：2020-06-19
申请号：CN202010114927.3
申请日：2018-09-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。
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公开(公告)号：CN109496357B
公开(公告)日：2020-01-24
申请号：CN201880001908.0
申请日：2018-09-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： 半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。
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公开(公告)号：CN108933142B
公开(公告)日：2019-10-29
申请号：CN201810759498.8
申请日：2018-07-11
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551 , H01L27/11578
摘要： 本发明提供了一种三维存储器件及其制造方法。该三维存储器件，包括核心区和阶梯区，所述阶梯区包括：与阶梯区的延伸面垂直的栅极隔离结构；以及与阶梯区的延伸面垂直并且与栅极隔离结构相邻的虚拟沟道结构；其中，以栅极隔离结构的上表面和虚拟沟道结构的上表面的其中一个作为参考平面，栅极隔离结构的上表面和虚拟沟道结构的上表面的另一个不低于参考平面，虚拟沟道结构的最大特征尺寸位于虚拟沟道结构的第一位置，栅极隔离结构的最大特征尺寸位于栅极隔离结构的第二位置，第一位置和/或第二位置位于参考平面的下方。本发明的三维存储器件及其制造方法降低了虚拟沟道结构和栅极隔离结构之间的短路风险。
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公开(公告)号：CN110088902A
公开(公告)日：2019-08-02
申请号：CN201880004875.5
申请日：2018-08-02
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157
摘要： 本公开提供一种三维存储器件的结构和制作方法。在一实例中，一种制作三维存储器件的方法包括：在基底上设置材料层，在材料层之一阵列形成区域中形成多个沟道形成孔以及邻近多个沟道形成孔之多个牺牲孔，根据沟道形成孔而形成多个半导体沟道以及根据牺牲孔的至少一个而形成至少一个栅缝隙(GLS)，其中栅缝隙中的至少一个的位置与多个牺牲孔中的至少一个重叠。
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公开(公告)号：CN108417576B
公开(公告)日：2019-06-21
申请号：CN201810219177.9
申请日：2018-03-16
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551
摘要： 本发明涉及一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构。本发明由于仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
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公开(公告)号：CN107658313B
公开(公告)日：2019-03-12
申请号：CN201710773083.1
申请日：2017-08-31
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551 , H01L27/11526 , H01L27/11578 , H01L27/11573
摘要： 本发明公开了一种三维存储器中高深宽比的字线形成方法，属于半导体技术领域。所述方法包括：提供具有高深宽比及待填充空隙的主体结构；对待填充空隙进行部分材料填充；对已进行部分材料填充的待填充空隙进行横向回刻；对回刻后的待填充空隙进行材料填充至无空隙形成字线。本发明中，通过“部分填充—横向回刻—再填充”的方式形成字线，有效的解决了高深宽比的字线形成过程中字线提前封口或者字线填充不满产生空隙的问题，提升了工艺质量，进而确保了三维存储器的良率。
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