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公开(公告)号：CN109003983B
公开(公告)日：2020-11-13
申请号：CN201810796712.7
申请日：2018-07-19
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11573 , H01L27/11582
摘要： 本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；贯穿所述叠层结构的多个沟道柱；以及位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，所述3D存储器件还包括阻挡层，所述阻挡层位于所述栅线邻近所述导电通道的端部与绝缘层之间。该3D存储器件中的阻挡层可以避免残留的前驱气体形成缝隙导致栅极导体与导电通道短接，从而提高3D存储器件的良率和可靠性。
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公开(公告)号：CN108831890B
公开(公告)日：2020-11-10
申请号：CN201810645748.5
申请日：2018-06-21
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11573 , H01L27/11578
摘要： 本发明提供一种三维存储器的制备方法，包括以下步骤：提供半导体结构，该半导体结构包括栅极堆叠层和贯穿该堆叠层的沟道孔，该沟道孔中填充有芯层和包围该芯层的存储器层，该芯层至少有外层为沟道层；去除该芯层的顶端以形成第一凹槽；在该第一凹槽的底部形成阻挡层；利用该阻挡层去除该存储器层突出于该阻挡层的部分以拓宽该第一凹槽，形成第二凹槽；在该第二凹槽中形成漏极。本发明提供的三维存储器的制备方法，由于使用由第一凹槽拓宽而成的第二凹槽制作漏极，所以能够使得漏极在水平方向的尺寸较大，所以能够降低在钨填充工艺中形成的钨电极不能与漏极连接的风险，提高三维存储器的生产良率。
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公开(公告)号：CN108933142B
公开(公告)日：2019-10-29
申请号：CN201810759498.8
申请日：2018-07-11
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551 , H01L27/11578
摘要： 本发明提供了一种三维存储器件及其制造方法。该三维存储器件，包括核心区和阶梯区，所述阶梯区包括：与阶梯区的延伸面垂直的栅极隔离结构；以及与阶梯区的延伸面垂直并且与栅极隔离结构相邻的虚拟沟道结构；其中，以栅极隔离结构的上表面和虚拟沟道结构的上表面的其中一个作为参考平面，栅极隔离结构的上表面和虚拟沟道结构的上表面的另一个不低于参考平面，虚拟沟道结构的最大特征尺寸位于虚拟沟道结构的第一位置，栅极隔离结构的最大特征尺寸位于栅极隔离结构的第二位置，第一位置和/或第二位置位于参考平面的下方。本发明的三维存储器件及其制造方法降低了虚拟沟道结构和栅极隔离结构之间的短路风险。
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公开(公告)号：CN108933142A
公开(公告)日：2018-12-04
申请号：CN201810759498.8
申请日：2018-07-11
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551 , H01L27/11578
摘要： 本发明提供了一种三维存储器件及其制造方法。该三维存储器件，包括核心区和阶梯区，所述阶梯区包括：与阶梯区的延伸面垂直的栅极隔离结构；以及与阶梯区的延伸面垂直并且与栅极隔离结构相邻的虚拟沟道结构；其中，以栅极隔离结构的上表面和虚拟沟道结构的上表面的其中一个作为参考平面，栅极隔离结构的上表面和虚拟沟道结构的上表面的另一个不低于参考平面，虚拟沟道结构的最大特征尺寸位于虚拟沟道结构的第一位置，栅极隔离结构的最大特征尺寸位于栅极隔离结构的第二位置，第一位置和/或第二位置位于参考平面的下方。本发明的三维存储器件及其制造方法降低了虚拟沟道结构和栅极隔离结构之间的短路风险。
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公开(公告)号：CN109742083A
公开(公告)日：2019-05-10
申请号：CN201910002763.2
申请日：2019-01-02
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11578 , H01L27/11524 , H01L27/11551
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括存储区域，所述存储区域包括至少一个块存储区；所述块存储区包括：第一栅线隔槽，沿第一方向延伸，用于将所述块存储区划分为多个指存储区；第二栅线隔槽，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布。本发明解决了三维存储器内部应力分布不平衡的问题，改善了三维存储器的性能。
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公开(公告)号：CN108831890A
公开(公告)日：2018-11-16
申请号：CN201810645748.5
申请日：2018-06-21
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11573 , H01L27/11578
CPC分类号： H01L27/11573 , H01L27/11578
摘要： 本发明提供一种三维存储器的制备方法，包括以下步骤：提供半导体结构，该半导体结构包括栅极堆叠层和贯穿该堆叠层的沟道孔，该沟道孔中填充有芯层和包围该芯层的存储器层，该芯层至少有外层为沟道层；去除该芯层的顶端以形成第一凹槽；在该第一凹槽的底部形成阻挡层；利用该阻挡层去除该存储器层突出于该阻挡层的部分以拓宽该第一凹槽，形成第二凹槽；在该第二凹槽中形成漏极。本发明提供的三维存储器的制备方法，由于使用由第一凹槽拓宽而成的第二凹槽制作漏极，所以能够使得漏极在水平方向的尺寸较大，所以能够降低在钨填充工艺中形成的钨电极不能与漏极连接的风险，提高三维存储器的生产良率。
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公开(公告)号：CN108598085A
公开(公告)日：2018-09-28
申请号：CN201810645841.6
申请日：2018-06-21
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11582 , H01L27/1157
摘要： 本发明提供一种三维存储器及其制备方法、在凹陷结构上制作漏极的方法，其中三维存储器的制备方法包括以下步骤：提供半导体结构，该半导体结构包括衬底、和堆叠层，该堆叠层包括若干层栅极层；形成穿过该堆叠层的沟道孔；形成位于该沟道孔内的沟道层，该沟道层的顶表面低于该沟道孔的开口；形成位于该沟道孔内的漏极，该漏极位于该沟道层之上，并沿该沟道孔的径向向外的方向突出于该沟道层。本发明提供的三维存储器及其制备方法，由于能够使三维存储器的漏极沿沟道孔的径向向外的方向突出于沟道层，使得漏极在水平方向的尺寸较大，所以能够降低在钨填充工艺中形成的钨电极不能与漏极连接的风险，提高三维存储器的生产良率。
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公开(公告)号：CN114551463A
公开(公告)日：2022-05-27
申请号：CN202210166774.6
申请日：2018-05-03
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L21/768 , H01L23/48 , H01L23/522
摘要： 公开了三维(3D)存储器件的互连结构和形成互连结构的方法的实施例。在示例中，3D NAND存储器件包括半导体衬底、设置于半导体衬底上的交替堆叠层、以及在衬底的隔离区域上的垂直延伸通过交替堆叠层的电介质结构。此外，交替堆叠层邻接电介质结构的侧壁表面，并且电介质结构由电介质材料形成。3D存储器件额外包括垂直延伸通过电介质结构和隔离区域的一个或多个贯穿阵列触点，以及垂直延伸通过交替堆叠层的一个或多个沟道结构。
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公开(公告)号：CN109742083B
公开(公告)日：2021-08-31
申请号：CN201910002763.2
申请日：2019-01-02
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11578 , H01L27/11524 , H01L27/11551
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括存储区域，所述存储区域包括至少一个块存储区；所述块存储区包括：第一栅线隔槽，沿第一方向延伸，用于将所述块存储区划分为多个指存储区；第二栅线隔槽，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布。本发明解决了三维存储器内部应力分布不平衡的问题，改善了三维存储器的性能。
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公开(公告)号：CN109075169A
公开(公告)日：2018-12-21
申请号：CN201880000655.5
申请日：2018-05-03
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/11573 , H01L27/11578 , H01L23/48
摘要： 公开了三维(3D)存储器件的互连结构和形成互连结构的方法的实施例。在示例中，3D NAND存储器件包括半导体衬底、设置于半导体衬底上的交替堆叠层、以及在衬底的隔离区域上的垂直延伸通过交替堆叠层的电介质结构。此外，交替堆叠层邻接电介质结构的侧壁表面，并且电介质结构由电介质材料形成。3D存储器件额外包括垂直延伸通过电介质结构和隔离区域的一个或多个贯穿阵列触点，以及垂直延伸通过交替堆叠层的一个或多个沟道结构。
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