公开(公告)号：CN106935583A

公开(公告)日：2017-07-07

申请号：CN201610881347.0

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

CPC classification number: H01L27/0288 ,  H01L24/06 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/11898 ,  H01L2027/11875 ,  H01L2224/05554 ,  H03K19/0175 ,  H03K19/08 ,  H01L27/0203

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN103066071A

公开(公告)日：2013-04-24

申请号：CN201210407045.1

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

CPC classification number: H01L27/0288 ,  H01L24/06 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/11898 ,  H01L2027/11875 ,  H01L2224/05554 ,  H03K19/0175 ,  H03K19/08

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN103367295A

公开(公告)日：2013-10-23

申请号：CN201310115230.8

申请日：2013-03-26

Applicant: 瑞萨电子株式会社

Inventor： 森凉 ,  福冈一树 ,  森野直纯 ,  出口善宣

IPC: H01L23/488 ,  H01L23/528 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/02697 ,  H01L21/768 ,  H01L22/32 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/5286 ,  H01L23/5384 ,  H01L23/562 ,  H01L24/05 ,  H01L24/06 ,  H01L2224/02166 ,  H01L2224/05553 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 一种半导体器件包括：衬底，包括其中形成电路元件的电路区域；在衬底上形成的并且由层叠的多个布线层和多个过孔层组成的多层布线层；以及在多层布线层上形成的电极焊盘。在作为多个布线层中的顶层的第一布线层的区域中形成层间绝缘膜，在该区域中，电极焊盘和第一电路区域在电极焊盘的平面视图中相互重叠。

公开(公告)号：CN106935583B

公开(公告)日：2021-07-16

申请号：CN201610881347.0

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN101937916B

公开(公告)日：2012-07-25

申请号：CN201010255093.4

申请日：2006-11-29

Applicant: 瑞萨电子株式会社

Inventor： 林崇弘 ,  丰岛俊辅 ,  坂本和夫 ,  森野直纯 ,  田中一雄

IPC: H01L27/02 ,  H01L23/00 ,  H01L23/528

CPC classification number: H01L23/49844 ,  H01L23/49811 ,  H01L23/50 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/53228 ,  H01L23/585 ,  H01L24/05 ,  H01L24/06 ,  H01L24/49 ,  H01L27/0255 ,  H01L27/092 ,  H01L2224/02166 ,  H01L2224/05025 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/06133 ,  H01L2224/06143 ,  H01L2224/06153 ,  H01L2224/06163 ,  H01L2224/49105 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/12036 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。

公开(公告)号：CN107180791A

公开(公告)日：2017-09-19

申请号：CN201710082306.X

申请日：2017-02-16

Applicant: 瑞萨电子株式会社

Inventor： 西田裕树 ,  森野直纯 ,  水谷敏巳

IPC: H01L21/82 ,  H01L27/02 ,  H01L27/04

CPC classification number: H01L23/528 ,  G06F17/5077 ,  H01L23/5226 ,  H01L28/00 ,  H01L21/82 ,  H01L27/0207 ,  H01L27/04

Abstract: 本公开涉及半导体装置及其设计方法。金属布线层包括多个分级块，每个分级块由用作边界的边划分。分级块中的一个被布置为沿着自己的分级块的外周延伸，并且包括：由单个金属线或多个金属线形成的屏蔽环线；以及多个金属线，其放置在所述屏蔽环线的内侧，并且在预先确定的优选方向上延伸。屏蔽环线具有在优选方向上延伸的第一区段和在垂直于优选方向的非优选方向上延伸的第二区段。

公开(公告)号：CN103066071B

公开(公告)日：2016-11-23

申请号：CN201210407045.1

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

CPC classification number: H01L27/0288 ,  H01L24/06 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/11898 ,  H01L2027/11875 ,  H01L2224/05554 ,  H03K19/0175 ,  H03K19/08

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN101577277B

公开(公告)日：2014-02-12

申请号：CN200910136415.0

申请日：2009-05-06

Applicant: 瑞萨电子株式会社

Inventor： 森野直纯 ,  平岩笃 ,  越久和俊 ,  伊藤俊明 ,  五十岚元繁 ,  佐佐木隆行 ,  杉山雅夫 ,  柳田博史 ,  渡会慎一

IPC: H01L27/06 ,  H01L29/772 ,  H01L29/06 ,  H01L23/522 ,  H01L29/861 ,  H01L29/41

CPC classification number: H01L21/823892 ,  H01L27/0629 ,  H01L27/0928 ,  H01L2224/05554

Abstract: 本发明提供一种对于具有三阱结构的半导体装置能够提高制造良率以及产品可靠性的技术。在与在p型基板Sub内所形成的深n型阱DNW0、浅p型阱PW及浅n型阱NW的形成的区域所不同的区域上形成浅p型阱PW100，使用第2层布线将在所述浅p型阱PW100内所形成的p型扩散分接头PD100、与在深n型阱DNW0内的浅n型阱NW0内所形成的p型扩散分接头PD0加以连接，并且使用第2层以上的布线将在深n型阱DNW0内所形成的nMIS200n的栅电极以及pMIS200p的栅电极、与在基板Sub内所形成的nMIS100n的漏电极以及pMIS100p的漏电极加以连接。

公开(公告)号：CN101685818B

公开(公告)日：2013-08-28

申请号：CN200910205258.4

申请日：2006-11-29

Applicant: 瑞萨电子株式会社

Inventor： 林崇弘 ,  丰岛俊辅 ,  坂本和夫 ,  森野直纯 ,  田中一雄

IPC: H01L27/04 ,  H01L23/528 ,  H01L23/485

CPC classification number: H01L23/49844 ,  H01L23/49811 ,  H01L23/50 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/53228 ,  H01L23/585 ,  H01L24/05 ,  H01L24/06 ,  H01L24/49 ,  H01L27/0255 ,  H01L27/092 ,  H01L2224/02166 ,  H01L2224/05025 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/06133 ,  H01L2224/06143 ,  H01L2224/06153 ,  H01L2224/06163 ,  H01L2224/49105 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/12036 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 本发明的目的在于提供一种能够减小半导体器件的平面尺寸的技术。输入/输出电路形成在半导体衬底上方，接地布线和电源布线通过输入/输出电路上方，且用于键合焊盘的导电层形成在其上方。输入/输出电路由用作保护元件的nMISFET形成区域和pMISFET形成区域中的MISFET元件、电阻元件形成区域中的电阻元件以及二极管元件形成区域中的二极管元件形成。连接到保护元件并置于接地布线和电源布线下方的布线在nMISFET形成区域和pMISFET形成区域之间以及在接地布线和电源布线之间的引出区域中引出，以连接到导电层。

公开(公告)号：CN101937916A

公开(公告)日：2011-01-05

申请号：CN201010255093.4

申请日：2006-11-29

Applicant: 瑞萨电子株式会社

Inventor： 林崇弘 ,  丰岛俊辅 ,  坂本和夫 ,  森野直纯 ,  田中一雄

IPC: H01L27/02 ,  H01L23/00 ,  H01L23/528

CPC classification number: H01L23/49844 ,  H01L23/49811 ,  H01L23/50 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/53228 ,  H01L23/585 ,  H01L24/05 ,  H01L24/06 ,  H01L24/49 ,  H01L27/0255 ,  H01L27/092 ,  H01L2224/02166 ,  H01L2224/05025 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/06133 ,  H01L2224/06143 ,  H01L2224/06153 ,  H01L2224/06163 ,  H01L2224/49105 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/12036 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。