公开(公告)号：CN102194757B

公开(公告)日：2014-07-16

申请号：CN201110035458.7

申请日：2011-02-01

Applicant: 瑞萨电子株式会社

Inventor： 新居浩二 ,  五十岚元繁

IPC: H01L21/8244 ,  H01L27/11 ,  G11C11/412

CPC classification number: H01L21/823412 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明提供了一种半导体器件的制造方法，该方法实现了减少注入掩膜，本发明还提供了这样一种半导体器件。通过使用抗蚀剂掩膜和另一个抗蚀剂掩膜作为所述注入掩膜向NMOS区注入硼，形成了充当存取晶体管和驱动晶体管的晕区的p型杂质区。还通过使用另一个抗蚀剂掩膜作为注入掩膜向PMOS区注入磷或砷，形成了充当负载晶体管的晕区的n型杂质区。

公开(公告)号：CN102194757A

公开(公告)日：2011-09-21

申请号：CN201110035458.7

申请日：2011-02-01

Applicant: 瑞萨电子株式会社

Inventor： 新居浩二 ,  五十岚元繁

IPC: H01L21/8244 ,  H01L27/11 ,  G11C11/412

CPC classification number: H01L21/823412 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明提供了一种半导体器件的制造方法，该方法实现了减少注入掩膜，本发明还提供了这样一种半导体器件。通过使用抗蚀剂掩膜和另一个抗蚀剂掩膜作为所述注入掩膜向NMOS区注入硼，形成了充当存取晶体管和驱动晶体管的晕区的p型杂质区。还通过使用另一个抗蚀剂掩膜作为注入掩膜向PMOS区注入磷或砷，形成了充当负载晶体管的晕区的n型杂质区。

公开(公告)号：CN101577277B

公开(公告)日：2014-02-12

申请号：CN200910136415.0

申请日：2009-05-06

Applicant: 瑞萨电子株式会社

Inventor： 森野直纯 ,  平岩笃 ,  越久和俊 ,  伊藤俊明 ,  五十岚元繁 ,  佐佐木隆行 ,  杉山雅夫 ,  柳田博史 ,  渡会慎一

IPC: H01L27/06 ,  H01L29/772 ,  H01L29/06 ,  H01L23/522 ,  H01L29/861 ,  H01L29/41

CPC classification number: H01L21/823892 ,  H01L27/0629 ,  H01L27/0928 ,  H01L2224/05554

Abstract: 本发明提供一种对于具有三阱结构的半导体装置能够提高制造良率以及产品可靠性的技术。在与在p型基板Sub内所形成的深n型阱DNW0、浅p型阱PW及浅n型阱NW的形成的区域所不同的区域上形成浅p型阱PW100，使用第2层布线将在所述浅p型阱PW100内所形成的p型扩散分接头PD100、与在深n型阱DNW0内的浅n型阱NW0内所形成的p型扩散分接头PD0加以连接，并且使用第2层以上的布线将在深n型阱DNW0内所形成的nMIS200n的栅电极以及pMIS200p的栅电极、与在基板Sub内所形成的nMIS100n的漏电极以及pMIS100p的漏电极加以连接。

公开(公告)号：CN101859774B

公开(公告)日：2012-07-04

申请号：CN201010206130.2

申请日：2006-10-08

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生 ,  五十岚元繁

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L27/11

Abstract: 本发明涉及半导体器件及其制造方法。本发明的半导体器件能够减少SRAM的存储单元的面积。在SRAM单元的布局图中，采用了在栅极(2a)和栅极(2b)之间设置局部布线(3a)并连接了有源区(1a)和有源区(1b)的结构。由此，就不需要在栅极(2a)和栅极(2b)之间设置触点。因此，能够缩小存储单元区域C的短边方向的尺寸。此外，使栅极(2c)的左端部从栅极(2a)向后退，构成为：在倾斜方向上配置了连接有源区(1b)和栅极(2c)的局部布线(3b)的结构。因此，能够缩小存储单元区域C的长边方向的尺寸。