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公开(公告)号：CN116031301A
公开(公告)日：2023-04-28
申请号：CN202211490576.1
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
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公开(公告)号：CN115995490A
公开(公告)日：2023-04-21
申请号：CN202211497854.6
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
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公开(公告)号：CN113327896A
公开(公告)日：2021-08-31
申请号：CN202110469308.0
申请日：2021-04-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于通过扩散的方式形成源/漏区，并且半导体器件所包括的源/漏区采用肖特基结构，以提高半导体器件的工作性能。所述半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的鳍状结构。鳍状结构具有源/漏区形成区和沟道区。形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理，以在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。去除扩散掺杂层，并形成至少覆盖在源/漏区上的金属层。对形成有鳍状结构和金属层的衬底进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区。
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公开(公告)号：CN119604114A
公开(公告)日：2025-03-11
申请号：CN202411517135.5
申请日：2024-10-28
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开了一种半导体器件及其制备方法、电子设备，一种半导体器件，半导体器件包括衬底、栅极、栅极介质层、半导体层和钝化层，栅极位于衬底的一侧；栅极介质层至少部分位于栅极背离衬底的一侧；半导体层位于栅极介质层背离衬底的一侧，半导体层包括源区、漏区以及位于源区和漏区之间的沟道区；钝化层位于沟道区背离衬底的一侧，用于对沟道区实现重掺杂。本申请提供的半导体器件设置有覆盖沟道区的钝化层，钝化层一方面可对沟道区进行保护，提升半导体器件的稳定性；另一方面可实现对沟道区实现重掺杂以及界面优化，从而提升了半导体器件的电学特性和光电性能。此外，通过退火工艺进一步减少半导体器件内缺陷从而提升半导体器件的电学特性和光电特性。
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Patent Agency Ranking
公开(公告)号：CN118919566A
公开(公告)日：2024-11-08
申请号：CN202410977608.3
申请日：2023-12-29
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/10 , H01L29/06
Abstract: 一种半导体结构及其形成方法，结构包括：位于第一面上的第一晶体管结构，包括：位于第一面表面的第一沟道层、位于第一沟道层表面的第一栅极结构以及分别位于第一栅极结构两侧的第一源漏外延层；位于第二面上的第二晶体管结构，包括：键合于第二面上的第二沟道层、位于第二沟道层表面的第二栅极结构、以及分别位于第二栅极结构两侧的第二源漏外延层；其中，第一栅极结构与第二栅极结构分别位于衬底两侧，呈上下倒置结构。第一栅极结构与第二栅极结构分别位于衬底两侧，呈上下倒置结构，并且第一晶体管结构与第二晶体管结构键合于衬底的相对两面。减小了第一晶体管结构与第二晶体管结构之间的距离，提升了半导体结构的集成密度。
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公开(公告)号：CN117913122A
公开(公告)日：2024-04-19
申请号：CN202410114673.3
申请日：2024-01-26
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/78 , H01L21/336 , H01L29/10 , H01L21/762
Abstract: 本申请提供一种半导体器件及其制造方法，半导体器件包括：衬底，设置于衬底一侧的源极、漏极、栅极和沟道结构，沟道结构包括多个纳米片形成的叠层，栅极环绕纳米片。在本申请中，衬底可以包括依次层叠设置的第一衬底和第二衬底，其中，第一衬底为半导体材料，第二衬底为绝缘材料，也就是说，本申请的衬底为绝缘体上半导体衬底，这样可以优化GAAFET的性能。本申请提供的半导体器件包括隔离结构，隔离结构设置于沟道结构和第二衬底之间，在平行于衬底所在平面的方向，隔离结构延伸至源极和漏极，这样就在衬底、栅极、漏极以及源极之间形成有效隔离，利用该隔离结构抑制衬底寄生沟道漏电，从而在更短栅长下降低器件的关态漏电流，提高器件整体性能。
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公开(公告)号：CN116845030A
公开(公告)日：2023-10-03
申请号：CN202310901540.6
申请日：2023-07-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L27/088 , H01L27/092 , H01L23/48 , H01L23/522 , H01L23/528 , H01L21/82
Abstract: 本申请提供一种半导体器件的制造方法及半导体器件，在衬底上形成第一场效应晶体管，并在第一场效应晶体管上形成第一隔离层，在第一隔离层中形成第一通孔，并在第一通孔中沉积金属层，金属层可以作为电源分布供给网络，金属层与第一场效应晶体管电连接，这样，金属层可以向第一场效应晶体管供电，接着，在第一隔离层和金属层上形成第二隔离层，在第二隔离层上形成第二场效应晶体管，其中，第二场效应晶体管和第二隔离层中具有贯穿的第二通孔，第二通孔内填充金属材料形成第一接触塞，第一接触塞与金属层电连接，金属层可以向第二场效应晶体管供电，能够减小器件尺寸，提升了半导体器件的集成密度，减少工艺流程步骤，降低工艺难度。
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公开(公告)号：CN116613213A
公开(公告)日：2023-08-18
申请号：CN202310595999.8
申请日：2023-05-24
Applicant: 中国科学院微电子研究所
Abstract: 本公开提供一种基于双层铁电材料的FeFET器件，包括：衬底；介质隔离层，形成于所述衬底上；金属背栅，形成于所述介质隔离层的中间区域，呈脊条形结构；铁电栅介质层，覆于所述金属背栅和介质隔离层的表面；应力层，覆于所述铁电栅介质层的表面；铁电沟道层，设置于所述应力层表面的中心区域；源极，设置于所述应力层和铁电沟道层表面的部分区域；以及漏极，设置于所述应力层和铁电沟道层表面的部分区域，与所述源极对称设置于器件两侧。同时本公开还提供一种上述FeFET器件的制备方法。
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公开(公告)号：CN113035781B
公开(公告)日：2022-06-28
申请号：CN202110254999.2
申请日：2021-03-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/78 , H01L21/683 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种晶圆级二维材料的转移方法及器件制备方法，该方法包括：提供牺牲层衬底和目标衬底，在牺牲层衬底上形成第一氧化层，在目标衬底上形成第二氧化层；在第一氧化层上依次形成二维材料层以及第三氧化层，并对第三氧化层以及二维材料层进行刻蚀，露出部分第一氧化层，形成多个岛状结构；形成包裹岛状结构的保护结构，各个岛状结构分别对应一个保护结构；在保护结构以及露出的部分第一氧化层上形成第四氧化层；将第四氧化层与第二氧化层进行键合，并暴露岛状结构中的二维材料，以实现二维材料的晶圆级转移。实现晶圆级二维材料的高质量转移，最大程度上保证二维材料原有的电学性能。
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