公开(公告)号：CN110911474A

公开(公告)日：2020-03-24

申请号：CN201910850259.8

申请日：2019-09-09

Applicant: 三星电子株式会社

Inventor： 姜明吉 ,  金洞院 ,  裴金钟 ,  千宽永

IPC: H01L29/10 ,  H01L29/423 ,  H01L27/088 ,  H01L27/11

Abstract: 提供了一种半导体器件。该半导体器件包括：第一线图案，设置在衬底上并沿第一方向延伸；第一栅电极，围绕第一线图案并沿第二方向延伸，第一方向与第二方向垂直相交；第一晶体管，包括第一线图案和第一栅电极；第二线图案，设置在衬底上并沿第一方向延伸；第二栅电极，围绕第二线图案并沿第二方向延伸；以及第二晶体管，包括第二线图案和第二栅电极，其中第一线图案在第二方向上的宽度不同于第二线图案在第二方向上的宽度。

公开(公告)号：CN107482047B

公开(公告)日：2022-04-12

申请号：CN201710390940.X

申请日：2017-05-27

Applicant: 三星电子株式会社

Inventor： 梁正吉 ,  裴东一 ,  裴金钟 ,  宋昇珉 ,  李钟昊

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供了一种半导体装置，其包括：衬底上的绝缘层；第一沟道图案，其位于绝缘层上，并且接触绝缘层；第二沟道图案，其位于第一沟道图案上并且彼此水平地间隔开；栅极图案，其位于绝缘层上，并且包围第二沟道图案；以及各个第二沟道图案之间的源极/漏极图案。

公开(公告)号：CN114171460A

公开(公告)日：2022-03-11

申请号：CN202110911116.0

申请日：2021-08-09

Applicant: 三星电子株式会社

Inventor： 卢昶佑 ,  姜明吉 ,  金兑映 ,  裴金钟 ,  赵槿汇

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/06

Abstract: 一种半导体器件，包括：基板；第一纳米线至第六纳米线，在第一方向上延伸并彼此间隔开；第一栅电极至第三栅电极，在第二方向上延伸并分别在基板的第一区域至第三区域上；第一界面层，在第一栅电极与第二纳米线之间，该第一界面层具有第一厚度；第二界面层，在第三栅电极与第六纳米线之间，该第二界面层具有第二厚度。第一栅电极至第三栅电极可以分别围绕第一纳米线和第二纳米线、第三纳米线和第四纳米线以及第五纳米线和第六纳米线。第一内部间隔部可以在第一栅电极至第三栅电极中的至少一个的侧壁上。在第一方向上，第一纳米线的第一长度可以小于第三纳米线的第二长度。

公开(公告)号：CN108573925A

公开(公告)日：2018-09-25

申请号：CN201810192341.1

申请日：2018-03-08

Applicant: 三星电子株式会社

Inventor： 梁正吉 ,  宋昇珉 ,  金成玟 ,  朴雨锡 ,  裴金钟 ,  裴东一

IPC: H01L21/8238 ,  H01L27/092 ,  H01L21/336 ,  H01L29/78

Abstract: 提供了一种制造半导体器件的方法。形成包括一个或多个牺牲层和堆叠在衬底上的一个或多个半导体层的堆叠结构。在所述堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构。使用虚设栅极结构蚀刻堆叠结构以形成第一凹部。蚀刻一个或多个牺牲层。去除虚设间隔件。间隔件膜形成在所述虚设栅极、所述一个或多个半导体层和所述一个或多个牺牲层上。使用虚设栅极和间隔件膜来蚀刻半导体层和间隔件膜以形成第二凹部。形成形成在虚设栅极上的外部间隔件和形成在一个或多个牺牲层上的内部间隔件。在所述第二凹部中形成源极/漏极区。

公开(公告)号：CN108269849A

公开(公告)日：2018-07-10

申请号：CN201710780704.9

申请日：2017-09-01

Applicant: 三星电子株式会社

Inventor： 宋升珉 ,  朴雨锡 ,  裴金钟 ,  裴东一 ,  梁正吉

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L29/78618 ,  H01L21/02532 ,  H01L21/02603 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66742 ,  H01L29/78696 ,  H01L29/7855 ,  H01L29/1033 ,  H01L29/66795

Abstract: 本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

公开(公告)号：CN1339820A

公开(公告)日：2002-03-13

申请号：CN01123884.4

申请日：2001-08-09

Applicant: 三星电子株式会社

Inventor： 安东浩 ,  姜虎圭 ,  裴金钟

IPC: H01L21/84 ,  H01L21/76 ,  H01L21/3105 ,  H01L21/316

CPC classification number: H01L21/76235 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/31662 ,  H01L21/76264 ,  H01L21/76283 ,  H01L27/1203

Abstract: 这里公开了在沟槽侧壁氧化过程中,防止已构图的SOI层弯曲的各种方法,这些方法包括:提供至少具有一个沟槽的已构图的SOI层,所述已构图的SOI层设置在下面埋置的氧化硅层上;以及阻止氧在所述已构图的SOI和埋置的氧化硅层之间的扩散。

公开(公告)号：CN110783332B

公开(公告)日：2024-04-09

申请号：CN201910627849.4

申请日：2019-07-12

Applicant: 三星电子株式会社

Inventor： 金昊俊 ,  马在亨 ,  裴金钟

IPC: H01L27/088 ,  H01L21/762 ,  H01L21/8234

Abstract: 提供了半导体器件。半导体器件可以包括位于基底上的第一有源图案和第二有源图案。第一有源图案和第二有源图案中的每个可以在第一方向上延伸。第一有源图案和第二有源图案可以分别沿第一方向对齐并且可以分别通过在第二方向上延伸的第一沟槽分离。第一沟槽可以限定第一有源图案的第一侧壁。半导体器件还可以包括：沟道图案，包括堆叠在第一有源图案上的第一半导体图案和第二半导体图案；虚设栅电极，位于沟道图案上并且在第二方向上延伸；以及栅极间隔件，位于虚设栅电极的一侧上，虚设栅电极的所述一侧与第一沟槽相邻。栅极间隔件可以覆盖第一有源图案的第一侧壁。

公开(公告)号：CN108269849B

公开(公告)日：2022-06-14

申请号：CN201710780704.9

申请日：2017-09-01

Applicant: 三星电子株式会社

Inventor： 宋升珉 ,  朴雨锡 ,  裴金钟 ,  裴东一 ,  梁正吉

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

Abstract: 本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

公开(公告)号：CN110783332A

公开(公告)日：2020-02-11

申请号：CN201910627849.4

申请日：2019-07-12

Applicant: 三星电子株式会社

Inventor： 金昊俊 ,  马在亨 ,  裴金钟

IPC: H01L27/088 ,  H01L21/762 ,  H01L21/8234

Abstract: 提供了半导体器件。半导体器件可以包括位于基底上的第一有源图案和第二有源图案。第一有源图案和第二有源图案中的每个可以在第一方向上延伸。第一有源图案和第二有源图案可以分别沿第一方向对齐并且可以分别通过在第二方向上延伸的第一沟槽分离。第一沟槽可以限定第一有源图案的第一侧壁。半导体器件还可以包括：沟道图案，包括堆叠在第一有源图案上的第一半导体图案和第二半导体图案；虚设栅电极，位于沟道图案上并且在第二方向上延伸；以及栅极间隔件，位于虚设栅电极的一侧上，虚设栅电极的所述一侧与第一沟槽相邻。栅极间隔件可以覆盖第一有源图案的第一侧壁。

公开(公告)号：CN109904156A

公开(公告)日：2019-06-18

申请号：CN201811444764.4

申请日：2018-11-29

Applicant: 三星电子株式会社

Inventor： 郑秀真 ,  裴东一 ,  裴金钟 ,  宋昇珉 ,  梁正吉

IPC: H01L27/092 ,  H01L29/423

Abstract: 本申请提供了一种半导体器件。所述半导体器件可以包括：位于衬底上的第一沟道图案和第二沟道图案、分别与所述第一沟道图案和所述第二沟道图案接触的第一源极/漏极图案和第二源极/漏极图案、以及分别与所述第一沟道图案和所述第二沟道图案交叠的第一栅极电极和第二栅极电极。所述第一栅极电极可以包括位于所述第一沟道图案的所述第一半导体图案与所述第二半导体图案之间的第一段。所述第一段可以包括朝向所述第一源极/漏极图案突出的第一凸出部分。所述第二栅极电极可以包括位于所述第二沟道图案的所述第三半导体图案与所述第四半导体图案之间的第二段。所述第二段可以包括朝向所述第二段的中心凹陷的凹入部分。