公开(公告)号：CN208781808U

公开(公告)日：2019-04-23

申请号：CN201821515238.8

申请日：2018-09-17

Applicant: 长鑫存储技术有限公司

Inventor： 高玮

IPC: H01L21/033

Abstract: 本实用新型提供一种半导体器件，包括基底、在基底上设置的硬掩膜层及在硬掩膜层上设置的第一牺牲层，在第一牺牲层形成有微图案。本实用新型提高了半导体器件的套刻精度，避免了接触电阻和寄生电容问题的产生，大大提高了产品成品率，同时本实用新型产品结构简单，成本低。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN115437208B

公开(公告)日：2025-02-28

申请号：CN202210553811.9

申请日：2022-05-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赵子昂 ,  郑兆钦 ,  汪涵

IPC: G03F1/24 ,  H01L21/033

Abstract: 用于EUV光掩模的薄膜包括：第一层；第二层；以及主层，设置在第一层和第二层之间并且包括多个纳米管。第一层或第二层中的至少一个包括其中堆叠有一个或多个二维层的二维材料。在以上和以下的一个或多个实施例中，第一层包括第一二维材料并且第二层包括第二二维材料。本申请的实施例还涉及用于极紫外(EUV)反射掩模的薄膜及其制造方法。

公开(公告)号：CN119480623A

公开(公告)日：2025-02-18

申请号：CN202310965685.2

申请日：2023-07-31

Applicant: 长鑫科技集团股份有限公司

Inventor： 张家云 ,  吕晖 ,  吴小鹏

IPC: H01L21/033 ,  H01L21/308

Abstract: 本公开提供了一种掩膜结构的形成方法，该方法包括：形成第一掩膜层、第二掩膜层和第三掩膜层；图案化位于阵列区和标记区的第三掩膜层和第二掩膜层，得到具有多个第一开口和多个第二开口的第二叠层结构，各第一开口和各第二开口贯穿剩余第三掩膜层并延伸至第二掩膜层的内部，各第一开口在衬底上的正投影位于阵列区，各第二开口在衬底上的正投影位于标记区；形成第四掩膜层，在阵列区控制第四掩膜层的表面与第三掩膜层的表面齐平；刻蚀第四掩膜层以及第二叠层结构，在标记区形成标记图案。本公开提供的掩膜结构，消除了工艺缺陷导致的标记形成缺陷问题，同时减少了形成标记所需的掩膜数量，提高了器件的形成质量，降低了成本。

公开(公告)号：CN112563122B

公开(公告)日：2025-02-18

申请号：CN201910919338.X

申请日：2019-09-26

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 潘璋 ,  张婷

IPC: H01L21/033 ,  H01L21/027

Abstract: 一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有若干相互分立的核心层，且所述核心层顶部表面具有隔离层；在所述基底上形成暴露出隔离层顶部表面的牺牲层；形成所述牺牲层之后，去除所述隔离层；去除所述隔离层之后，去除所述牺牲层；去除所述牺牲层之后，在所述核心层侧壁表面形成掩膜层；形成所述掩膜层之后，去除所述核心层。所述方法能够提高相邻掩膜层间距的均一性，使得形成的半导体结构的性能较好。

公开(公告)号：CN119419117A

公开(公告)日：2025-02-11

申请号：CN202411400157.3

申请日：2024-10-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭志雄 ,  傅士奇 ,  陈桂顺 ,  刘宇伦

IPC: H01L21/027 ,  H01L21/033 ,  H01L23/544

Abstract: 一种半导体装置及其形成方法，半导体装置的形成方法包括以下步骤：在基板上形成第一罩幕；在该第一罩幕中形成多个第一开口及第二开口；在由所述多个第一开口曝露的该基板的第一区域中形成第一井，且在由该第二开口曝露的该基板的第二区域中形成对准布植物；通过使该对准布植物凹陷以形成对准标记；及在该对准标记的对准下对多层半导体晶格进行图案化。对集成电路装置的每一层重复该工艺，且精确对准提高将不同层堆叠在一起的精度。

公开(公告)号：CN112735947B

公开(公告)日：2025-02-11

申请号：CN201911028949.1

申请日：2019-10-28

Applicant: 长鑫存储技术有限公司

Inventor： 董鹏

IPC: H01L21/033 ,  H01L21/027 ,  H01L21/28 ,  H10D64/27

Abstract: 本发明涉及一种半导体结构及其形成方法，所述形成方法包括：一种半导体结构的形成方法，其特征在于，包括：提供基底；在所述基底表面形成图形化牺牲层；在所述牺牲层侧壁表面形成第一侧墙；去除所述牺牲层；在相邻的所述第一侧墙之间填充第二侧墙，所述第二侧墙顶部低于所述第一侧墙顶部；刻蚀所述第一侧墙至所述基底表面，形成若干分立的第二侧墙；以所述第二侧墙为掩膜，刻蚀所述基底。上述形成方法能够提高刻蚀基底后形成的刻蚀图形的准确性。

公开(公告)号：CN119400690A

公开(公告)日：2025-02-07

申请号：CN202411524836.1

申请日：2024-10-29

Applicant: 上海华力集成电路制造有限公司

Inventor： 吴晓钢

IPC: H01L21/033

Abstract: 本发明提供一种在自对准多重图形工艺中去除硬掩膜层的方法，在前层结构上形成经由刻蚀形成的底层芯轴图形和位于底层芯轴图形上的硬掩膜层；形成覆盖底层芯轴图形和硬掩膜层上的刻蚀保护层，刻蚀保护层包括有机物；回刻蚀刻蚀保护层至硬掩膜层完全裸露；利用高选择比的等离子体刻蚀去除硬掩膜层；依次利用灰化工艺和湿法清洗的方法去除刻蚀保护层。

公开(公告)号：CN119361415A

公开(公告)日：2025-01-24

申请号：CN202410934844.7

申请日：2024-07-12

Applicant: ASM IP私人控股有限公司

Inventor： 金成培 ,  S·禹 ,  J·全 ,  S·R·李 ,  金显哲 ,  Y·金

IPC: H01L21/02 ,  H01L21/033

Abstract: 提供了一种使用PEALD方法的衬底处理方法，其中在衬底上形成非晶TiN膜。该衬底处理方法包括：向反应室提供衬底；向反应室供应第一气体；向反应室供应第二气体；以及向反应室施加功率，其中功率的频率是可变频率，其中第二气体由功率激活。

公开(公告)号：CN117397002B

公开(公告)日：2025-01-14

申请号：CN202280032253.X

申请日：2022-11-02

Applicant: 东华大学 ,  洪启集成电路(珠海)有限公司

Inventor： 张洁 ,  张启华 ,  简维廷 ,  请求不公布姓名 ,  袁元 ,  张勇为 ,  蒋军浩 ,  汪俊亮

IPC: H01L21/033 ,  H01J37/317

Abstract: 本发明涉及一种半导体器件的质量改善方法、装置及高能粒子束光刻设备，该方法通过获取灰度图片中目标像素点组成的连通区域以及各个连通区域的宽度，根据各个连通区域的宽度所在的宽度区间以及宽度区间与高能粒子束束斑大小的对应关系，获取高能粒子束光刻设备雕刻各个连通区域对应的图案时的目标高能粒子束束斑值；根据与目标高能粒子束束斑值对应的预设的高能粒子束加工参数与灰度值之间的对应关系，获取各个连通区域内像素点对应的高能粒子束加工参数，使得高能粒子束光刻设备在雕刻宽度较大的连通区域时，采用更大的高能粒子束束斑，在雕刻宽度较小的连通区域时，采用更小的高能粒子束束斑，提高了半导体器件加工精度，保证了加工效率。

公开(公告)号：CN119230389A

公开(公告)日：2024-12-31

申请号：CN202410789023.9

申请日：2024-06-19

Applicant: 三星电子株式会社

Inventor： 金桂荣 ,  尹详皓 ,  崔贞姬 ,  郑宇陈

IPC: H01L21/033 ,  H10B12/00 ,  G03F7/00

Abstract: 提供了形成图案的方法和使用该方法制造半导体器件的方法。形成图案的方法包括：在衬底中形成第一凹陷；在衬底上形成延伸到第一凹陷中的第一掩模层；对第一掩模层执行热处理工艺；去除第一掩模层的上部以在第一凹陷中形成第一掩模，第一掩模包括第一掩模层的下部；在衬底和第一掩模上形成第二掩模，第二掩模包括相对于蚀刻工艺具有比第一掩模的耐受性大的耐受性的材料；以及使用第二掩模作为蚀刻掩模对衬底执行蚀刻工艺，以在衬底上形成图案。