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公开(公告)号：CN105986289B
公开(公告)日：2020-08-11
申请号：CN201610132738.2
申请日：2016-03-09
Applicant: 株式会社东芝 , 国立大学法人东京工业大学
Abstract: 本发明的实施方式涉及电镀方法和电镀装置。通过上述电镀方法，即使阴极的电流密度为高电流密度，被镀膜的膜厚分布也小，能够大幅地提高镀覆的成膜速度。根据上述电镀方法，其是通过对于设置在反应槽中的阳极和阴极使所述阴极的电位为负从而在阴极表面上生成金属膜的电镀方法，其中，在所述反应槽中混合并收容至少含有被镀金属离子、电解质和表面活性剂的镀液以及超临界流体，以由所述被镀金属离子还原时的阴极极化曲线得到的极化电阻变得比不含有所述超临界流体时大的方式设定超临界流体浓度和阴极电流密度。
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公开(公告)号：CN105986289A
公开(公告)日：2016-10-05
申请号：CN201610132738.2
申请日：2016-03-09
Applicant: 株式会社东芝 , 国立大学法人东京工业大学
Abstract: 本发明的实施方式涉及电镀方法和电镀装置。通过上述电镀方法，即使阴极的电流密度为高电流密度，被镀膜的膜厚分布也小，能够大幅地提高镀覆的成膜速度。根据上述电镀方法，其是通过对于设置在反应槽中的阳极和阴极使所述阴极的电位为负从而在阴极表面上生成金属膜的电镀方法，其中，在所述反应槽中混合并收容至少含有被镀金属离子、电解质和表面活性剂的镀液以及超临界流体，以由所述被镀金属离子还原时的阴极极化曲线得到的极化电阻变得比混合所述超临界流体之前大的所述超临界流体浓度和阴极电流密度施加电流。
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公开(公告)号：CN107665820A
公开(公告)日：2018-02-06
申请号：CN201710505113.0
申请日：2017-06-28
Applicant: 株式会社东芝
IPC: H01L21/306
Abstract: 本发明的实施方式涉及蚀刻方法、半导体芯片的制造方法及物品的制造方法。提供难以产生针状残留部的蚀刻方法。实施方式的蚀刻方法包括以下步骤：在由半导体形成的表面上形成由贵金属形成的催化剂层(6)，所述催化剂层(6)包含将上述表面至少部分地被覆的第1部分(4)、和位于第1部分(4)上且与上述第1部分(4)相比表观上的密度较小、且较厚的第2部分(5)；和向上述催化剂层(6)供给蚀刻剂(7)，基于上述催化剂层(6)的作为催化剂的作用，对上述表面进行蚀刻。
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公开(公告)号：CN102190279A
公开(公告)日：2011-09-21
申请号：CN201110057139.6
申请日：2011-03-03
Applicant: 株式会社东芝
IPC: B81B7/00
CPC classification number: H01L29/84 , H01L2224/11
Abstract: 根据一个实施例，半导体装置包括：基板；设置于基板上的有机绝缘膜；形成于该有机绝缘膜上的比该有机绝缘膜薄的无机绝缘膜；中空密封结构，其被形成于无机绝缘膜上，并且将MEMS元件密封于其里面，同时保证中空密封结构自身和MEMS元件之间的空间；被形成用以贯通有机绝缘膜和无机绝缘膜的贯通孔；导电构件，其被充填入贯通孔内，并且电连接MEMS元件和通过被充填入贯通孔内而形成的电极。
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公开(公告)号：CN104637877B
公开(公告)日：2018-04-06
申请号：CN201410640037.0
申请日：2014-11-13
Applicant: 株式会社东芝
CPC classification number: H01L24/32 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2224/83191 , H01L2924/10156 , H01L2924/00014 , H01L2924/00012
Abstract: 本发明的实施方式涉及半导体芯片的制造方法、半导体芯片及半导体装置。实施方式的半导体芯片的制造方法包括：在半导体基板上形成分别包含保护膜的多个蚀刻掩膜，划分出所述半导体基板中的被所述多个蚀刻掩膜保护的多个第1区域和所述半导体基板中的作为露出的区域的第2区域；通过化学蚀刻处理将所述第2区域各向异性地除去，形成分别具有至少一部分位于与所述蚀刻掩膜的端面同一面内的侧壁和到达所述半导体基板的背面的底部的多个槽，由此，将所述半导体基板单片化成与所述多个第1区域对应的多个芯片主体。
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Patent Agency Ranking
公开(公告)号：CN105428230A
公开(公告)日：2016-03-23
申请号：CN201510546860.X
申请日：2015-08-31
Applicant: 株式会社东芝
Inventor： 浅野佑策
IPC: H01L21/306 , C09K13/00 , C23F1/16
CPC classification number: C09K13/08 , H01L21/30604 , H01L21/78 , H01L21/30608 , C23F1/16
Abstract: 本发明提供一种刻蚀方法、物品及半导体装置的制造方法、以及刻蚀液，所述刻蚀方法包含在由半导体形成的结构物上形成包含贵金属的催化剂层的工序、和通过将所述结构物浸渍在含有氢氟酸、氧化剂和有机添加剂的刻蚀液中，将所述结构物中的与所述催化剂层相接的部分除去的工序。
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公开(公告)号：CN102142464A
公开(公告)日：2011-08-03
申请号：CN201110030782.X
申请日：2011-01-28
Applicant: 株式会社东芝
IPC: H01L29/861 , H01L23/31 , H01L29/417 , H01L21/329 , H01L21/56
CPC classification number: H01L21/782 , H01L23/48 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及表面安装型二极管及其制造方法。二极管具备：具有相对置的第一及第二主面；负极，具有设在上述第一主面的表面上的第一内部电极部和设在上述第一内部电极部的表面上的第一外部电极部；正极，具备第二内部电极部和第二外部电极部，该第二内部电极部设在上述第二主面的表面，该第二外部电极部设在该第二内部电极部的表面且具有与上述负极的第一外部电极部相同的厚度；第一被覆部件，对上述第一内部电极部及上述第二内部电极部的任一方的内部电极部的外周面及上述二极管芯片的外周面进行覆盖；及第二被覆部件，对上述第一内部电极部及上述第二内部电极部中的另一方的上述内部电极部的外周面进行覆盖，具有与上述第一被覆部件不同的颜色。
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公开(公告)号：CN107665820B
公开(公告)日：2021-02-19
申请号：CN201710505113.0
申请日：2017-06-28
Applicant: 株式会社东芝
IPC: H01L21/306
Abstract: 本发明的实施方式涉及蚀刻方法、半导体芯片的制造方法及物品的制造方法。提供难以产生针状残留部的蚀刻方法。实施方式的蚀刻方法包括以下步骤：在由半导体形成的表面上形成由贵金属形成的催化剂层(6)，所述催化剂层(6)包含将上述表面至少部分地被覆的第1部分(4)、和位于第1部分(4)上且与上述第1部分(4)相比表观上的密度较小、且较厚的第2部分(5)；和向上述催化剂层(6)供给蚀刻剂(7)，基于上述催化剂层(6)的作为催化剂的作用，对上述表面进行蚀刻。
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公开(公告)号：CN105428230B
公开(公告)日：2019-01-01
申请号：CN201510546860.X
申请日：2015-08-31
Applicant: 株式会社东芝
Inventor： 浅野佑策
IPC: H01L21/306 , C09K13/00 , C23F1/16
Abstract: 本发明提供一种刻蚀方法、物品及半导体装置的制造方法、以及刻蚀液，所述刻蚀方法包含在由半导体形成的结构物上形成包含贵金属的催化剂层的工序、和通过将所述结构物浸渍在含有氢氟酸、氧化剂和有机添加剂的刻蚀液中，将所述结构物中的与所述催化剂层相接的部分除去的工序。
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公开(公告)号：CN104637877A
公开(公告)日：2015-05-20
申请号：CN201410640037.0
申请日：2014-11-13
Applicant: 株式会社东芝
CPC classification number: H01L24/32 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2224/83191 , H01L2924/10156 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
Abstract: 本发明的实施方式涉及半导体芯片的制造方法、半导体芯片及半导体装置。实施方式的半导体芯片的制造方法包括：在半导体基板上形成分别包含保护膜的多个蚀刻掩膜，划分出所述半导体基板中的被所述多个蚀刻掩膜保护的多个第1区域和所述半导体基板中的作为露出的区域的第2区域；通过化学蚀刻处理将所述第2区域各向异性地除去，形成分别具有至少一部分位于与所述蚀刻掩膜的端面同一面内的侧壁和到达所述半导体基板的背面的底部的多个槽，由此，将所述半导体基板单片化成与所述多个第1区域对应的多个芯片主体。
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