蚀刻方法
    1.
    发明授权

    公开(公告)号:CN115116840B

    公开(公告)日:2025-04-11

    申请号:CN202111002368.8

    申请日:2021-08-30

    Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中,不易产生加工不良。实施方式的蚀刻方法包括以下工序:在一个主面具有第1及第2区域的基板上形成第1层,所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口,覆盖上述第2区域的部分为连续膜;通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层;形成第2层,所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖,使上述催化剂层中的与上述边界间隔的部分露出;以及,在上述催化剂层及上述第2层的存在下,用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。

    半导体装置
    2.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN115117028A

    公开(公告)日:2022-09-27

    申请号:CN202111009468.3

    申请日:2021-08-31

    Abstract: 一种半导体装置,能够实现包含电容器和电感器的装置的小型化。半导体装置(1)具备:层叠体,包括:导电基板(CS),具有设置有1个以上的凹部TR的第一主面(S1)和作为其背面的第二主面(S2),包含半导体材料;导电层(20b),覆盖所述第一主面(S1)的至少一部分和所述1个以上的凹部(TR)的侧壁及底面;以及电介质层(30),夹设于所述导电基板(CS)与所述导电层(20b)之间,所述导电基板(CS)中的与所述电介质层(30)邻接的部分及所述导电层(20b)分别是电容器(C)的下部电极及上部电极;绝缘层(60a),设置在所述电容器(C)上或者所述第二主面(S2)上;以及电感器(L1),设置在所述绝缘层(60a)上的所述电容器(C)的位置。

    半导体装置及其制造方法

    公开(公告)号:CN101254892B

    公开(公告)日:2011-09-14

    申请号:CN200810082278.2

    申请日:2008-02-29

    CPC classification number: B81B7/0077 B81C2203/0136 B81C2203/0145

    Abstract: 本发明提供一种半导体装置及其制造方法,在具有MEMS部的半导体装置中可以提高制造成品率并提高生产率,并且确保高可靠性。该半导体装置具有:半导体基板(2);MEMS部(3),形成于半导体基板(2)表面;以及,盖部,与MEMS部(3)离开距离配置,覆盖MEMS部(3)地设置于半导体基板(2)的表面;上述盖部由包围MEMS部(3)的侧壁区域(E)和具有中空层且同半导体基板(2)及侧壁区域(E)一起形成封闭空间的顶板区域(F)构成。

    刻蚀方法
    6.
    发明公开
    刻蚀方法 审中-实审

    公开(公告)号:CN115810541A

    公开(公告)日:2023-03-17

    申请号:CN202210257185.9

    申请日:2022-03-16

    Abstract: 本发明的实施方式涉及刻蚀方法。本发明提供能够减少使用了催化剂的刻蚀中的加工问题的刻蚀方法。根据实施方式,提供一种刻蚀方法,其为使刻蚀剂接触于形成包含贵金属的催化剂层且由半导体所形成的表面,对由半导体所形成的表面进行刻蚀的刻蚀方法。刻蚀剂包含氧化剂、腐蚀剂和含N的高分子添加剂。

    蚀刻方法
    7.
    发明公开

    公开(公告)号:CN115116840A

    公开(公告)日:2022-09-27

    申请号:CN202111002368.8

    申请日:2021-08-30

    Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中,不易产生加工不良。实施方式的蚀刻方法包括以下工序:在一个主面具有第1及第2区域的基板上形成第1层,所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口,覆盖上述第2区域的部分为连续膜;通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层;形成第2层,所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖,使上述催化剂层中的与上述边界间隔的部分露出;以及,在上述催化剂层及上述第2层的存在下,用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。

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