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公开(公告)号：CN115810541A
公开(公告)日：2023-03-17
申请号：CN202210257185.9
申请日：2022-03-16
Applicant: 株式会社东芝
IPC: H01L21/306 , C09K13/08
Abstract: 本发明的实施方式涉及刻蚀方法。本发明提供能够减少使用了催化剂的刻蚀中的加工问题的刻蚀方法。根据实施方式，提供一种刻蚀方法，其为使刻蚀剂接触于形成包含贵金属的催化剂层且由半导体所形成的表面，对由半导体所形成的表面进行刻蚀的刻蚀方法。刻蚀剂包含氧化剂、腐蚀剂和含N的高分子添加剂。
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公开(公告)号：CN115116840A
公开(公告)日：2022-09-27
申请号：CN202111002368.8
申请日：2021-08-30
Applicant: 株式会社东芝
IPC: H01L21/306 , H01L21/308 , H01L49/02 , C23C18/16 , C23C18/42 , C25D5/02 , C25D7/12
Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中，不易产生加工不良。实施方式的蚀刻方法包括以下工序：在一个主面具有第1及第2区域的基板上形成第1层，所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口，覆盖上述第2区域的部分为连续膜；通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层；形成第2层，所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖，使上述催化剂层中的与上述边界间隔的部分露出；以及，在上述催化剂层及上述第2层的存在下，用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。
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公开(公告)号：CN115116840B
公开(公告)日：2025-04-11
申请号：CN202111002368.8
申请日：2021-08-30
Applicant: 株式会社东芝
IPC: H01L21/306 , H01L21/308 , H10D1/68 , C23C18/16 , C23C18/42 , C25D5/02 , C25D7/12
Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中，不易产生加工不良。实施方式的蚀刻方法包括以下工序：在一个主面具有第1及第2区域的基板上形成第1层，所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口，覆盖上述第2区域的部分为连续膜；通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层；形成第2层，所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖，使上述催化剂层中的与上述边界间隔的部分露出；以及，在上述催化剂层及上述第2层的存在下，用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。
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公开(公告)号：CN115117028A
公开(公告)日：2022-09-27
申请号：CN202111009468.3
申请日：2021-08-31
Applicant: 株式会社东芝
Abstract: 一种半导体装置，能够实现包含电容器和电感器的装置的小型化。半导体装置(1)具备：层叠体，包括：导电基板(CS)，具有设置有1个以上的凹部TR的第一主面(S1)和作为其背面的第二主面(S2)，包含半导体材料；导电层(20b)，覆盖所述第一主面(S1)的至少一部分和所述1个以上的凹部(TR)的侧壁及底面；以及电介质层(30)，夹设于所述导电基板(CS)与所述导电层(20b)之间，所述导电基板(CS)中的与所述电介质层(30)邻接的部分及所述导电层(20b)分别是电容器(C)的下部电极及上部电极；绝缘层(60a)，设置在所述电容器(C)上或者所述第二主面(S2)上；以及电感器(L1)，设置在所述绝缘层(60a)上的所述电容器(C)的位置。
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公开(公告)号：CN113544815A
公开(公告)日：2021-10-22
申请号：CN202080019602.5
申请日：2020-03-10
IPC: H01L21/02 , H01L21/306 , H01L27/11582 , H01L21/336 , H01L29/788 , H01L29/792 , C30B29/06 , C30B29/20 , C30B29/36
Abstract: 本发明的半导体晶圆具备表面，所述表面具有至少一个包含内壁面的槽。槽的内壁面露出。
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Patent Agency Ranking
公开(公告)号：CN112542313B
公开(公告)日：2024-05-14
申请号：CN202010913133.3
申请日：2020-09-03
Applicant: 株式会社东芝
Abstract: 本发明的实施方式涉及电容器。提供一种能够实现较大的电容量的电容器。实施方式的电容器(1)具备：导电基板(CS)，具有第一主面(S1)与第二主面(S2)，在第一主面(S1)的一部分的区域设有一个以上的第一凹部(R1)，在第二主面(S2)中的与第一主面(S1)的上述一部分的区域和第一主面(S1)的其他一部分的区域对应的区域设有一个以上的第二凹部(R2)；导电层(20b)，覆盖第一主面(S1)、第二主面(S2)、第一凹部(R1)的侧壁及底面以及第二凹部(R2)的侧壁及底面；电介质层(30)，夹设于导电基板(CS)与导电层(20b)之间；第一内部电极(70a)，设于第一主面(S1)的上述一部分的区域上，并与导电层(20b)电连接；以及第二内部电极(70b)，设于第一主面(S1)的上述其他一部分的区域上，并与导电基板(CS)电连接。
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公开(公告)号：CN112542313A
公开(公告)日：2021-03-23
申请号：CN202010913133.3
申请日：2020-09-03
Applicant: 株式会社东芝
Abstract: 本发明的实施方式涉及电容器。提供一种能够实现较大的电容量的电容器。实施方式的电容器(1)具备：导电基板(CS)，具有第一主面(S1)与第二主面(S2)，在第一主面(S1)的一部分的区域设有一个以上的第一凹部(R1)，在第二主面(S2)中的与第一主面(S1)的上述一部分的区域和第一主面(S1)的其他一部分的区域对应的区域设有一个以上的第二凹部(R2)；导电层(20b)，覆盖第一主面(S1)、第二主面(S2)、第一凹部(R1)的侧壁及底面以及第二凹部(R2)的侧壁及底面；电介质层(30)，夹设于导电基板(CS)与导电层(20b)之间；第一内部电极(70a)，设于第一主面(S1)的上述一部分的区域上，并与导电层(20b)电连接；以及第二内部电极(70b)，设于第一主面(S1)的上述其他一部分的区域上，并与导电基板(CS)电连接。
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公开(公告)号：CN110637359A
公开(公告)日：2019-12-31
申请号：CN201980002456.2
申请日：2019-01-09
Applicant: 株式会社东芝
IPC: H01L21/822 , H01G4/33 , H01L27/04
Abstract: 提供一种能够实现大的电容量的电容器。实施方式的电容器(1A)包括：基板(10)，具有第一面与第二面，设置有一个以上的贯通孔(TH1)，该一个以上的贯通孔(TH1)分别从所述第一面延伸至所述第二面；第一导电层(20a)，覆盖所述第一面、所述第二面以及所述一个以上的贯通孔(TH1)的侧壁；第二导电层(20b)，隔着所述第一导电层(20a)而与所述第一面、所述第二面以及所述一个以上的贯通孔(TH1)的侧壁相对；以及电介质层(50)，夹设于所述第一导电层(20a)与所述第二导电层(20b)之间。
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公开(公告)号：CN113544815B
公开(公告)日：2024-07-26
申请号：CN202080019602.5
申请日：2020-03-10
IPC: H01L21/02 , H01L21/306 , H10B43/27 , H01L21/336 , H01L29/788 , H01L29/792 , C30B29/06 , C30B29/20 , C30B29/36
Abstract: 本发明的半导体晶圆具备表面，所述表面具有至少一个包含内壁面的槽。槽的内壁面露出。
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公开(公告)号：CN110137078B
公开(公告)日：2024-01-12
申请号：CN201910048651.0
申请日：2019-01-18
Applicant: 株式会社东芝
IPC: H01L21/306 , H01L21/308
Abstract: 本发明的实施方式涉及蚀刻方法、半导体芯片的制造方法及物品的制造方法。抑制在蚀刻后残留的部分变成多孔质。实施方式的蚀刻方法包括：在半导体基板(1)的表面形成包含凸部(3)的凹凸结构；对上述表面中的上述凸部(3)的上表面选择性地形成包含贵金属的催化剂层(6)；和向上述催化剂层(6)供给蚀刻液(7)，基于上述贵金属的作为催化剂的作用将上述半导体基板(1)进行蚀刻。
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