公开(公告)号：CN102439727B

公开(公告)日：2015-05-20

申请号：CN201080021229.3

申请日：2010-07-13

Applicant: 富士电机株式会社

Inventor： 武井学

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/7802

Abstract: 本发明提供的超结半导体器件能够减小重复进行开关操作时的瞬态导通电阻的升高。提供一种超结结构，其具有条带状的平行表面图案，其中超结条带和MOS单元6条带相平行，且在其上未排列MOS单元6条带的p柱Y2和在其上排列有MOS单元6条带的p柱Y1在一端部处相连接。

公开(公告)号：CN113892189B

公开(公告)日：2025-04-18

申请号：CN202080039260.3

申请日：2020-05-26

Applicant: 富士电机株式会社 ,  三菱电机株式会社

Inventor： 俵武志 ,  水岛智教 ,  松永慎一郎 ,  竹中研介 ,  武井学 ,  土田秀一 ,  村田晃一 ,  小山皓洋 ,  中山浩二 ,  染谷满 ,  米泽喜幸 ,  木内祐治

IPC: H10D30/63 ,  H10D30/01 ,  H10D12/00 ,  H10D12/01 ,  H10D18/00 ,  H10D62/10 ,  H10D62/80 ,  H10D8/00 ,  H10D8/50

Abstract: 碳化硅半导体装置(60)具有有源区(51)和配置于上述有源区(51)的外侧的终端结构部(53)。碳化硅半导体装置(60)具备第二导电型的半导体基板(1)、第二导电型的第一半导体层(2)、第一导电型的第二半导体层(4)、第二导电型的第一半导体区(6)、第一导电型的第二半导体区(7)、栅绝缘膜(9)、栅电极(10)、第一电极(11)和第二电极(12)。第二半导体层(4)的位于终端结构部(53)的端部(T)在通电时的电子密度或空穴的密度中的更小的一方的密度为1×1015/cm3以下。

公开(公告)号：CN112655096A

公开(公告)日：2021-04-13

申请号：CN201980057211.X

申请日：2019-10-18

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所 ,  株式会社东芝

Inventor： 小林勇介 ,  武井学 ,  京极真也 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。

公开(公告)号：CN107078155B

公开(公告)日：2020-07-07

申请号：CN201580057250.1

申请日：2015-12-09

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  小野泽勇一 ,  武井学

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 在第一导电型的半导体基板(29)的正面侧设置有第一槽(21)和第二槽(25)，在第一槽(21)内填充有由导电体形成的栅电极(3)。在半导体基板(29)的正面侧，以与第一槽(21)接触的方式设置有第一杂质区(22)。在第一槽(21)与栅电极(3)之间设置有第一绝缘膜(24)，第一绝缘膜(24)具有厚度比与第一杂质区(22)接触的上半部厚的下半部(31)。第二绝缘膜(26)设置在第二槽(25)内。第一绝缘膜(24)的下半部(31)与第二绝缘膜(26)的下半部(33)连接。因此，能够以简单的制造工艺兼顾IGBT的dV/dt‑Rg权衡及Rg的导通控制性的改善与IE效果的提高。

公开(公告)号：CN102439727A

公开(公告)日：2012-05-02

申请号：CN201080021229.3

申请日：2010-07-13

Applicant: 富士电机株式会社

Inventor： 武井学

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/7802

Abstract: 本发明提供的超结半导体器件能够减小重复进行开关操作时的瞬态导通电阻的升高。提供一种超结结构，其具有条带状的平行表面图案，其中超结条带和MOS单元6条带相平行，且在其上未排列MOS单元6条带的p柱Y2和在其上排列有MOS单元6条带的p柱Y1在一端部处相连接。

公开(公告)号：CN106601641B

公开(公告)日：2019-05-17

申请号：CN201610796634.1

申请日：2016-08-31

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所

Inventor： 染谷满 ,  武井学 ,  原田信介

IPC: H01L21/66

Abstract: 本发明提供即使对栅极施加AC电压，也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。作为被测定物的MOSFET的漏极与恒定电压源连接，源极和基体接地。AC电压源通常对MOSFET的栅极持续施加最大电压为MOSFET的阈值电压以上的应力电压。恒定电压源在MOSFET被施加有应力电压时，向MOSFET的源极‑漏极间施加源极‑漏极间电压，并且持续测定并监视流通于MOSFET的源极‑漏极间电流。MOSFET的阈值电压的波动量基于由恒定电压源测定的MOSFET的源极‑漏极间电流的波动量而得到。

公开(公告)号：CN109473477A

公开(公告)日：2019-03-15

申请号：CN201811042221.X

申请日：2018-09-07

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  大瀬直之 ,  原田信介 ,  武井学

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/04

Abstract: 本发明提供一种能够改善低导通电阻化和抑制栅极阈值电压降低的均衡的半导体装置。在n型电流扩散区(3)的内部，设置覆盖沟槽(栅极沟槽)(7)的底面的第一p+型区(21)。另外，在n型电流扩散区(3)的内部，在相邻的沟槽之间，设置与第一p+型区分开且与p型基区(4)相接的第二p+型区(22)。在p型基区的内部，在沟槽的侧壁附近，以与沟槽的侧壁分开预定距离(t1)，并且与第一p+型区、第二p+型区分开的方式设置第三p+型区(23)。第三p+型区与沟槽的侧壁大致平行地在深度方向延伸。第三p+型区的漏极侧端部与n型电流扩散区(3)相接，或从p型基区(4)与n型电流扩散区的界面向漏极侧以预定深度(d)突出。

公开(公告)号：CN107078155A

公开(公告)日：2017-08-18

申请号：CN201580057250.1

申请日：2015-12-09

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  小野泽勇一 ,  武井学

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 在第一导电型的半导体基板(29)的正面侧设置有第一槽(21)和第二槽(25)，在第一槽(21)内填充有由导电体形成的栅电极(3)。在半导体基板(29)的正面侧，以与第一槽(21)接触的方式设置有第一杂质区(22)。在第一槽(21)与栅电极(3)之间设置有第一绝缘膜(24)，第一绝缘膜(24)具有厚度比与第一杂质区(22)接触的上半部厚的下半部(31)。第二绝缘膜(26)设置在第二槽(25)内。第一绝缘膜(24)的下半部(31)与第二绝缘膜(26)的下半部(33)连接。因此，能够以简单的制造工艺兼顾IGBT的dV/dt‑Rg权衡及Rg的导通控制性的改善与IE效果的提高。

公开(公告)号：CN106601641A

公开(公告)日：2017-04-26

申请号：CN201610796634.1

申请日：2016-08-31

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所

Inventor： 染谷满 ,  武井学 ,  原田信介

IPC: H01L21/66

CPC classification number: G01R31/26 ,  G01R31/2621 ,  H01L22/34 ,  H01L29/1087 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/2003 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/7813 ,  H01L22/14 ,  H01L22/30

Abstract: 本发明提供即使对栅极施加AC电压，也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。作为被测定物的MOSFET的漏极与恒定电压源连接，源极和基体接地。AC电压源通常对MOSFET的栅极持续施加最大电压为MOSFET的阈值电压以上的应力电压。恒定电压源在MOSFET被施加有应力电压时，向MOSFET的源极‑漏极间施加源极‑漏极间电压，并且持续测定并监视流通于MOSFET的源极‑漏极间电流。MOSFET的阈值电压的波动量基于由恒定电压源测定的MOSFET的源极‑漏极间电流的波动量而得到。

公开(公告)号：CN104106139A

公开(公告)日：2014-10-15

申请号：CN201380008425.0

申请日：2013-04-03

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  武井学 ,  中川明夫

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明的非穿通(NPT)型IGBT(10)构成为：在n-半导体基板的背面设置有由p+集电极层(8)和集电极电极(9)形成的背面结构，在关断时从p基极区域(2)与n-漂移层(1)之间的pn结伸出的耗尽层不与p+集电极层(8)相接触。在该NPT型IGBT(10)中，关断过程中的从p+集电极层(8)和n-漂移层(1)之间的pn结(第1pn结)(11)起朝n-漂移层(1)侧深度例如在0.3μm以下的区域的空穴电流的载流子浓度、与p+集电极层(8)和n-漂移层(1)之间的pn结(11)起朝n-漂移层(1)侧深度例如为15μm的区域的累积载流子浓度之间的浓度差为30％～70％左右。由此，能够以低成本实现高速且低损耗的开关动作。