公开(公告)号：CN112655096A

公开(公告)日：2021-04-13

申请号：CN201980057211.X

申请日：2019-10-18

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所 ,  株式会社东芝

Inventor： 小林勇介 ,  武井学 ,  京极真也 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。

公开(公告)号：CN109638069A

公开(公告)日：2019-04-16

申请号：CN201811009205.0

申请日：2018-08-31

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  原田信介

IPC: H01L29/16 ,  H01L29/423 ,  H01L29/78 ,  H01L27/06

Abstract: 本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。

公开(公告)号：CN106887385A

公开(公告)日：2017-06-23

申请号：CN201610812676.X

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  吉村尚

IPC: H01L21/263 ,  H01L21/324 ,  H01L29/32 ,  H01L29/36 ,  H01L21/329 ,  H01L21/331 ,  H01L29/739 ,  H01L29/861 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L21/3223 ,  H01L21/263 ,  H01L21/324 ,  H01L29/0619 ,  H01L29/32 ,  H01L29/36 ,  H01L29/402 ,  H01L29/66128 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/8611

Abstract: 本发明的半导体装置的制造方法，包含：从背面对第一导电型的半导体基板进行研磨的研磨工序；从所述半导体基板(101)的经研磨后的背面直接对所述半导体基板进行质子注入的注入工序；在注入工序后，通过在炉中对半导体基板(101)进行退火处理，形成具有比半导体基板(101)高的杂质浓度的第一导电型的第一半导体区域(101a)的形成工序，在所述半导体基板的内部，形成工序在将炉内设成氢气氛、将炉退火的氢的容积浓度设为0.5％以上且小于4.65％的条件下进行，由所述质子注入的注入能量决定的质子的飞程在所述半导体基板内。由此，对于利用质子注入进行的施主生成，能够实现结晶缺陷减少。另外，能够提高施主化率。

公开(公告)号：CN106887385B

公开(公告)日：2020-06-12

申请号：CN201610812676.X

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  吉村尚

IPC: H01L21/263 ,  H01L21/324 ,  H01L29/32 ,  H01L29/36 ,  H01L21/329 ,  H01L21/331 ,  H01L29/739 ,  H01L29/861 ,  H01L29/06 ,  H01L29/40

Abstract: 本发明的半导体装置的制造方法，包含：从背面对第一导电型的半导体基板进行研磨的研磨工序；从所述半导体基板(101)的经研磨后的背面直接对所述半导体基板进行质子注入的注入工序；在注入工序后，通过在炉中对半导体基板(101)进行退火处理，形成具有比半导体基板(101)高的杂质浓度的第一导电型的第一半导体区域(101a)的形成工序，在所述半导体基板的内部，形成工序在将炉内设成氢气氛、将炉退火的氢的容积浓度设为0.5％以上且小于4.65％的条件下进行，由所述质子注入的注入能量决定的质子的飞程在所述半导体基板内。由此，对于利用质子注入进行的施主生成，能够实现结晶缺陷减少。另外，能够提高施主化率。

公开(公告)号：CN109473477A

公开(公告)日：2019-03-15

申请号：CN201811042221.X

申请日：2018-09-07

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  大瀬直之 ,  原田信介 ,  武井学

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/04

Abstract: 本发明提供一种能够改善低导通电阻化和抑制栅极阈值电压降低的均衡的半导体装置。在n型电流扩散区(3)的内部，设置覆盖沟槽(栅极沟槽)(7)的底面的第一p+型区(21)。另外，在n型电流扩散区(3)的内部，在相邻的沟槽之间，设置与第一p+型区分开且与p型基区(4)相接的第二p+型区(22)。在p型基区的内部，在沟槽的侧壁附近，以与沟槽的侧壁分开预定距离(t1)，并且与第一p+型区、第二p+型区分开的方式设置第三p+型区(23)。第三p+型区与沟槽的侧壁大致平行地在深度方向延伸。第三p+型区的漏极侧端部与n型电流扩散区(3)相接，或从p型基区(4)与n型电流扩散区的界面向漏极侧以预定深度(d)突出。

公开(公告)号：CN107078155A

公开(公告)日：2017-08-18

申请号：CN201580057250.1

申请日：2015-12-09

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  小野泽勇一 ,  武井学

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 在第一导电型的半导体基板(29)的正面侧设置有第一槽(21)和第二槽(25)，在第一槽(21)内填充有由导电体形成的栅电极(3)。在半导体基板(29)的正面侧，以与第一槽(21)接触的方式设置有第一杂质区(22)。在第一槽(21)与栅电极(3)之间设置有第一绝缘膜(24)，第一绝缘膜(24)具有厚度比与第一杂质区(22)接触的上半部厚的下半部(31)。第二绝缘膜(26)设置在第二槽(25)内。第一绝缘膜(24)的下半部(31)与第二绝缘膜(26)的下半部(33)连接。因此，能够以简单的制造工艺兼顾IGBT的dV/dt‑Rg权衡及Rg的导通控制性的改善与IE效果的提高。

公开(公告)号：CN104040692B

公开(公告)日：2016-11-09

申请号：CN201380005366.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  吉村尚

IPC: H01L21/265 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L21/3223 ,  H01L21/263 ,  H01L21/324 ,  H01L29/0619 ,  H01L29/32 ,  H01L29/36 ,  H01L29/402 ,  H01L29/66128 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/8611

Abstract: 本发明的半导体装置的制造方法，包含：从第一导电型的半导体基板(101)的背面进行质子注入的注入工序；在注入工序后，通过在炉中对半导体基板(101)进行退火处理，形成具有比半导体基板(101)高的杂质浓度的第一导电型的第一半导体区域(101a)的形成工序，形成工序在将炉内设成氢气氛、将炉退火的氢的容积浓度设为0.5％以上且小于4.65％的条件下进行。由此，对于利用质子注入进行的施主生成，能够实现结晶缺陷减少。另外，能够提高施主化率。

公开(公告)号：CN104106139A

公开(公告)日：2014-10-15

申请号：CN201380008425.0

申请日：2013-04-03

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  武井学 ,  中川明夫

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明的非穿通(NPT)型IGBT(10)构成为：在n-半导体基板的背面设置有由p+集电极层(8)和集电极电极(9)形成的背面结构，在关断时从p基极区域(2)与n-漂移层(1)之间的pn结伸出的耗尽层不与p+集电极层(8)相接触。在该NPT型IGBT(10)中，关断过程中的从p+集电极层(8)和n-漂移层(1)之间的pn结(第1pn结)(11)起朝n-漂移层(1)侧深度例如在0.3μm以下的区域的空穴电流的载流子浓度、与p+集电极层(8)和n-漂移层(1)之间的pn结(11)起朝n-漂移层(1)侧深度例如为15μm的区域的累积载流子浓度之间的浓度差为30％～70％左右。由此，能够以低成本实现高速且低损耗的开关动作。

公开(公告)号：CN107078155B

公开(公告)日：2020-07-07

申请号：CN201580057250.1

申请日：2015-12-09

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  小野泽勇一 ,  武井学

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 在第一导电型的半导体基板(29)的正面侧设置有第一槽(21)和第二槽(25)，在第一槽(21)内填充有由导电体形成的栅电极(3)。在半导体基板(29)的正面侧，以与第一槽(21)接触的方式设置有第一杂质区(22)。在第一槽(21)与栅电极(3)之间设置有第一绝缘膜(24)，第一绝缘膜(24)具有厚度比与第一杂质区(22)接触的上半部厚的下半部(31)。第二绝缘膜(26)设置在第二槽(25)内。第一绝缘膜(24)的下半部(31)与第二绝缘膜(26)的下半部(33)连接。因此，能够以简单的制造工艺兼顾IGBT的dV/dt‑Rg权衡及Rg的导通控制性的改善与IE效果的提高。

公开(公告)号：CN104995738B

公开(公告)日：2018-01-23

申请号：CN201480007600.9

申请日：2014-08-14

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  小林勇介

IPC: H01L29/739 ,  H01L21/28 ,  H01L29/06 ,  H01L29/417 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/4238 ,  H01L29/7397

Abstract: 在n‑漂移层(2)的表面层设置有台面状的第一p基区(11)、第二p基区(12)和浮置p区(13)。第一p基区(11)与浮置p区(13)由第一沟槽(5)分离。第二p基区(12)通过第二沟槽(15)与浮置p区(13)分离。第一p基区(11)、第二p基区(12)与发射电极(9)导电连接。浮置p区(13)与发射电极(9)电绝缘而处于浮置状态。在第一沟槽(5)的内部隔着第一栅绝缘膜(6)设置有第一栅电极(7)。在第二沟槽(15)的内部隔着第二栅绝缘膜(16)设置有发射极电位的第二栅电极(17)。由此，能够提高导通动作时的di/dt控制性。