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公开(公告)号：CN114823687A
公开(公告)日：2022-07-29
申请号：CN202210198687.9
申请日：2022-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 本公开提出一种存储器装置。存储器装置包括栅极电极层以及放置于基板上方的互连层的堆叠。放置在基板上方的第一存储器单元包括垂直延伸穿过栅极电极层的堆叠的第一源极/漏极导线以及第二源极/漏极导线。通道层以及存储器层放置在第一源极/漏极导线以及第二源极/漏极导线的外侧壁上。第一阻挡结构放置在第一源极/漏极导线以及第二源极/漏极导线之间。第一保护衬层将第一阻挡结构与第一源极/漏极以及第二源极/漏极导线的每一个分开。第二阻挡结构放置在第一源极/漏极导线的相异侧上，且利用第二保护衬层而与第一源极/漏极导线间隔开。
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公开(公告)号：CN113488541B
公开(公告)日：2024-09-03
申请号：CN202110678836.7
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例提供了一种半导体器件，包含介电层、导电层、电极层和氧化物半导体层。介电层具有第一表面和与第一表面相对的第二表面。导电层设置在介电层的第一表面上。电极层设置在介电层的第二表面上。氧化物半导体层设置在介电层的第二表面和电极层之间，其中，氧化物半导体层包括由公式1(InxSnyTizMmOn)表示的材料。在公式1中，0
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公开(公告)号：CN114823683A
公开(公告)日：2022-07-29
申请号：CN202210087916.X
申请日：2022-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11556 , H01L27/11568 , H01L27/11582
Abstract: 一种存储器装置的形成方法，包括：形成多个字元线堆叠于半导体基底上，分别包括多个字元线与多个绝缘层交替堆叠；沿着字元线堆叠的两相对侧壁形成一数据存储层；沿着数据存储层的两相对侧壁形成一通道层；形成一内部绝缘层位于通道层的内侧壁之间且包括第一介电材料；进行隔离阻断制程，包括第一蚀刻制程穿过内部绝缘层及通道层，以形成一隔离开口；形成一隔离结构，填充隔离开口且包括第二介电材料；进行第二蚀刻制程，穿过位于隔离结构的两相对侧的内部绝缘层，以形成源极/漏极开口；及形成源极/漏极接点于源极/漏极开口内。
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公开(公告)号：CN113540255A
公开(公告)日：2021-10-22
申请号：CN202110721471.1
申请日：2021-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L29/10 , H01L21/34
Abstract: 包括沟道层的晶体管及其制造方法，沟道层包括氧化物半导体材料。该晶体管包括沟道层，该沟道层包括具有第一氧浓度的第一氧化物半导体层、具有第二氧浓度的第二氧化物半导体层和具有第三氧浓度的第三氧化物半导体层。第二氧化物半导体层位于第一半导体氧化物层和第三氧化物半导体层之间。第二氧浓度低于第一氧浓度和第三氧浓度。本发明的实施例还涉及形成氧化物半导体晶体管的方法。
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公开(公告)号：CN113488541A
公开(公告)日：2021-10-08
申请号：CN202110678836.7
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/786 , H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本申请的实施例提供了一种半导体器件，包含介电层、导电层、电极层和氧化物半导体层。介电层具有第一表面和与第一表面相对的第二表面。导电层设置在介电层的第一表面上。电极层设置在介电层的第二表面上。氧化物半导体层设置在介电层的第二表面和电极层之间，其中，氧化物半导体层包括由公式1(InxSnyTizMmOn)表示的材料。在公式1中，0
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Patent Agency Ranking
公开(公告)号：CN113451324A
公开(公告)日：2021-09-28
申请号：CN202110649105.X
申请日：2021-06-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11565 , H01L27/11568 , H01L27/11582 , H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 一种三维存储单元阵列包括垂直堆叠的多个第一导电线、垂直堆叠的多个第二导电线、及第一和多个第二台阶梯段。多个第一导电线及多个第二导电线沿着第一方向延伸。多个第二导电线设置在沿着第二方向距多个第一导电线一距离处。第一方向与第二方向正交。沿着第一方向，第一梯段设置在多个第一导电线的相对的端处且第二梯段设置在多个第二导电线的相对的端处。第一梯段及第二梯段包括沿着第一方向交替设置的多个着陆焊盘与多个连接线。沿着第二方向，多个着陆焊盘比多个连接线宽。沿着第二方向，第一梯段的多个着陆焊盘面对第二梯段的多个连接线且第二梯段的多个着陆焊盘面对第一梯段的多个连接线。
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公开(公告)号：CN111243958B
公开(公告)日：2023-08-22
申请号：CN201911180066.2
申请日：2019-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种半导体结构包括：衬底，包括第一区域和第二区域；第一沟道层，设置在第一区域中；第二沟道层，设置在第二区域中；第一介电层，设置在第一沟道层上；第二介电层，设置在第二沟道层上；第一栅电极，设置在第一介电层上；第二栅电极，设置在第二介电层上。第一区域中的第一沟道层包括第一Ge浓度的Ge化合物，第二区域中的第二沟道层包括第二Ge浓度的Ge化合物。第一沟道层中的第一Ge浓度大于第二沟道层中的第二Ge浓度。本发明的实施例涉及形成介电层的方法、形成半导体结构的方法。
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公开(公告)号：CN110729233B
公开(公告)日：2022-04-19
申请号：CN201910637638.9
申请日：2019-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明根据一些实施例提供了制造半导体结构的方法。该方法包括接收具有有源区域和隔离区域的衬底；在衬底上形成栅极堆叠件并且该栅极堆叠件从有源区域延伸至隔离区域；在栅极堆叠件的侧壁上形成内栅极间隔件和外栅极间隔件；在衬底上形成层间介电(ILD)层；去除隔离区域中的外栅极间隔件，从而在内栅极间隔件和ILD层之间产生气隙；并且对ILD层实施离子注入工艺，从而扩展ILD层以覆盖气隙。本发明的实施例还提供了具有气隙的半导体结构的制造方法和气隙的密封方法。
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公开(公告)号：CN113540114A
公开(公告)日：2021-10-22
申请号：CN202110241841.1
申请日：2021-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159
Abstract: 存储器单元包括位于半导体衬底上方的薄膜晶体管。薄膜晶体管包括接触字线的存储器膜；以及接触源极线和位线的氧化物半导体(OS)层，其中，存储器膜设置在OS层和字线之间；以及将源极线和位线分隔开的介电材料。介电材料与OS层形成界面。介电材料包括氢，并且在介电材料和OS层之间的界面处的氢浓度不超过3原子百分比(at％)。本申请的实施例提供了存储器单元、存储器件及其形成方法。
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公开(公告)号：CN113284908A
公开(公告)日：2021-08-20
申请号：CN202110513076.4
申请日：2021-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本发明实施例的一种存储器器件包括多层堆叠、沟道层、存储器材料层及至少三个导电柱。多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。沟道层穿透过所述多个导电层及所述多个介电层。存储器材料层设置在沟道层与所述多个导电层及所述多个介电层中的每一者之间。导电柱由沟道层及存储器材料层环绕，其中所述至少三个导电柱分别电连接到导电线。
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