公开(公告)号：CN102234096A

公开(公告)日：2011-11-09

申请号：CN201110076347.0

申请日：2011-03-29

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治

IPC: B81B7/02 ,  B81C1/00

CPC classification number: H01L31/0203 ,  H01L21/568 ,  H01L23/3128 ,  H01L23/3157 ,  H01L24/03 ,  H01L24/05 ,  H01L24/16 ,  H01L27/14618 ,  H01L2224/03462 ,  H01L2224/0347 ,  H01L2224/0384 ,  H01L2224/03903 ,  H01L2224/0391 ,  H01L2224/0401 ,  H01L2224/05027 ,  H01L2224/05073 ,  H01L2224/05147 ,  H01L2224/05571 ,  H01L2224/06151 ,  H01L2224/06155 ,  H01L2224/131 ,  H01L2224/16237 ,  H01L2924/0002 ,  H01L2924/01029 ,  H01L2924/1461 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2224/05552

Abstract: 本发明提供一种半导体结构体，使在电子电路周围需要光透射部的半导体结构体的生产性提高。半导体结构体包含：在规定区域设有电子电路的半导体基板；围绕上述半导体基板上的规定区域而形成的壁；设在上述半导体基板上的上述规定区域外部的配线；设在上述配线上的外部连接用电极；在上述壁的外部填充的、用于密封上述配线的密封树脂；在上述壁的内部填充的、用于密封上述规定区域的透明树脂。

公开(公告)号：CN1619787A

公开(公告)日：2005-05-25

申请号：CN200410104735.5

申请日：2004-09-16

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  定别当裕康

IPC: H01L21/60 ,  H01L23/12 ,  H01L23/48 ,  H01L23/34

CPC classification number: H01L24/83 ,  H01L23/3128 ,  H01L23/3677 ,  H01L23/49816 ,  H01L24/19 ,  H01L24/27 ,  H01L24/29 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/20 ,  H01L2224/2518 ,  H01L2224/274 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2224/83191 ,  H01L2224/8385 ,  H01L2224/92244 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/07802 ,  H01L2924/09701 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 一种半导体装置，其中利用由树脂等形成的基板(1)、绝缘层(17)和第1、第2上层绝缘膜(17、18)覆盖具有硅基板(4)、柱状电极(14)和散热用柱状电极(15)的半导体构成体(2)的下表面、侧表面及上表面。还有，通过第2上层绝缘膜(25)的开口部(28)使连接于半导体构成体(2)的散热用柱状电极(15)(包含散热用再布线(13)和散热用基底金属层(12))的散热层(23)(包含散热用基底金属层(22))露出到外部。由此能够改善散热性。根据本发明可以提供一种被绝缘材料覆盖整个表面的半导体装置，其散热性良好。

公开(公告)号：CN100468714C

公开(公告)日：2009-03-11

申请号：CN200710078997.2

申请日：2007-02-16

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  金子纪彦 ,  儿谷昭一

IPC: H01L23/485 ,  H01L21/60

CPC classification number: H01L2224/11 ,  H01L2224/14 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供半导体元件形成用衬底及半导体元件的制造方法。对具备半导体元件形成区域(1A)及平面尺寸与该半导体元件区域(1A)相同的校准标记形成区域(21A)的晶片状态的硅衬底(2)通过电解电镀形成柱状电极时，在半导体元件形成区域(1A)形成多个柱状电极(10)，在校准标记形成区域(21A)形成校准用柱状电极(22、23)及多个虚设柱状电极(24)。此时，通过形成虚设柱状电极(24)，电镀电流可以不局部地集中增大。

公开(公告)号：CN101026140A

公开(公告)日：2007-08-29

申请号：CN200710078997.2

申请日：2007-02-16

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  金子纪彦 ,  儿谷昭一

IPC: H01L23/485 ,  H01L21/60

CPC classification number: H01L2224/11 ,  H01L2224/14 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供半导体元件形成用衬底及半导体元件的制造方法。对具备半导体元件形成区域(1A)及平面尺寸与该半导体元件区域(1A)相同的校准标记形成区域(21A)的晶片状态的硅衬底(2)通过电解电镀形成柱状电极时，在半导体元件形成区域(1A)形成多个柱状电极(10)，在校准标记形成区域(21A)形成校准用柱状电极(22、23)及多个虚设柱状电极(24)。此时，通过形成虚设柱状电极(24)，电镀电流可以不局部地集中增大。

公开(公告)号：CN101459055A

公开(公告)日：2009-06-17

申请号：CN200810184397.9

申请日：2008-12-12

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  金子纪彦

IPC: H01L21/00 ,  H01L21/60 ,  H01L21/78

CPC classification number: H01L23/525 ,  B23K26/364 ,  B23K26/40 ,  B23K2103/172 ,  H01L21/561 ,  H01L21/78 ,  H01L23/3114 ,  H01L23/5329 ,  H01L24/11 ,  H01L24/12 ,  H01L24/94 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/13023 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2224/274 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/18301 ,  H01L2924/30105

Abstract: 本发明提供一种半导体器件的制造方法，准备分别具有包含低介电常数膜布线层叠构造部(3)、并且平面尺寸不同的多个半导体形成区域(22a、22b)的晶片加工体。在所需半导体形成区域(22a)的切割道(23)上及其直线延长上，照射激光束，去除所需半导体形成区域(22a)及非所需半导体形成区域(22b)的低介电常数膜布线层叠构造部(3)的一部分区域，来形成沟槽(25、26、42、43)，在非所需半导体形成区域(22b)内形成的沟槽(26、43)内及低介电常数膜布线层叠构造部(3)上形成保护膜(9)。在保护膜(9)上，形成上层布线(11)及密封膜(15)，将半导体晶片(21)沿着切割道(23)进行切断。

公开(公告)号：CN1298034C

公开(公告)日：2007-01-31

申请号：CN200410047545.4

申请日：2004-05-21

Applicant: 卡西欧计算机株式会社

Inventor： 若林猛 ,  胁坂伸治

IPC: H01L21/60 ,  H01L23/48 ,  H01L23/52

CPC classification number: H01L24/97 ,  H01L23/3128 ,  H01L23/5389 ,  H01L24/19 ,  H01L2224/05008 ,  H01L2224/05022 ,  H01L2224/05024 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/056 ,  H01L2224/05655 ,  H01L2224/12105 ,  H01L2224/2402 ,  H01L2224/24226 ,  H01L2224/274 ,  H01L2224/73267 ,  H01L2224/97 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/01087 ,  H01L2924/09701 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2224/82 ,  H01L2924/00 ,  H01L2224/83 ,  H01L2924/00014

Abstract: 本发明提供一种能提高外部连接用的电极和布线的电连接的可靠性的半导体封装及其制造方法。所谓CSP的半导体结构体(2)通过粘接层(3)而粘接在基片(1)的上面中央部上。在基片(1)的上面由树脂构成的矩形框状的绝缘层(14)被设置成其上面与半导体结构体(2)的上面大致在同一面上。在半导体结构体(2)和绝缘膜(14)的上面，使预浸材料完全固化而形成的绝缘膜(15)设置成使其上面形成平坦状态。在绝缘膜(15)的上面，设置了把金属片制作成图形而构成的上层再布线(16)。在此情况下，与上层再布线(16)的下面形成一体的尖头向下圆锥形状的凸起电极(17)，在进入到绝缘膜(15)内的状态下与柱状电极(12)的上面中央部相连接。

公开(公告)号：CN1830083A

公开(公告)日：2006-09-06

申请号：CN200480021710.7

申请日：2004-11-10

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  定别当裕康 ,  若林猛 ,  三原一郎

IPC: H01L23/538

CPC classification number: H01L2224/32145 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/3025

Abstract: 第一半导体元件(4)贴装在底板(1)上面，并且处于其外围由绝缘元件(16)覆盖并且其上表面由上部绝缘膜(17)覆盖的密封状态中。形成于上部绝缘膜(17)上面的上部布线层(20，24)和通过下部绝缘膜(31，34)形成于底板(1)下面的下部布线层(33，37)通过导体(43)相连。第二半导体元件(40)露出贴装，并与下部布线层(33，37)相连。

公开(公告)号：CN102280426A

公开(公告)日：2011-12-14

申请号：CN201110164707.2

申请日：2011-06-10

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治

IPC: H01L23/488 ,  H01L21/60 ,  H01L23/00

CPC classification number: H01L21/568 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/562 ,  H01L24/19 ,  H01L24/20 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/20 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00

Abstract: 一种半导体器件，包括：半导体芯片(1)，所述半导体芯片(1)包括模式设置端子(15d，15e，15f)以及分别连接至所述模式设置端子(15d，15e，15f)的模式设置配线(20d，20e，20f)；密封层(43)，所述密封层(43)覆盖所述半导体芯片(1)并且还覆盖第一模式设置配线的焊盘，所述第一模式设置配线是模式设置配线(20d，20e，20f)中的一个，所述密封层(43)包括形成在第二模式设置配线的焊盘上方的模式设置过孔，所述第二模式设置配线是所述模式设置配线中的一个并且与所述第一模式设置配线不同；模式设置掩埋导体，所述模式设置掩埋导体被设置在所述模式设置过孔以内，以连接至所述第二模式设置配线；以及模式设置导电图案，所述模式设置导电图案连接至所述模式设置掩埋导体并且被设置在所述第一模式设置配线的所述焊盘上方的所述密封层(43)上。

公开(公告)号：CN101459055B

公开(公告)日：2010-12-22

申请号：CN200810184397.9

申请日：2008-12-12

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  金子纪彦

IPC: H01L21/00 ,  H01L21/60 ,  H01L21/78

CPC classification number: H01L23/525 ,  B23K26/364 ,  B23K26/40 ,  B23K2103/172 ,  H01L21/561 ,  H01L21/78 ,  H01L23/3114 ,  H01L23/5329 ,  H01L24/11 ,  H01L24/12 ,  H01L24/94 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/13023 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2224/274 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/18301 ,  H01L2924/30105

Abstract: 本发明提供一种半导体器件的制造方法，准备分别具有包含低介电常数膜布线层叠构造部(3)、并且平面尺寸不同的多个半导体形成区域(22a、22b)的晶片加工体。在所需半导体形成区域(22a)的切割道(23)上及其直线延长上，照射激光束，去除所需半导体形成区域(22a)及非所需半导体形成区域(22b)的低介电常数膜布线层叠构造部(3)的一部分区域，来形成沟槽(25、26、42、43)，在非所需半导体形成区域(22b)内形成的沟槽(26、43)内及低介电常数膜布线层叠构造部(3)上形成保护膜(9)。在保护膜(9)上，形成上层布线(11)及密封膜(15)，将半导体晶片(21)沿着切割道(23)进行切断。

公开(公告)号：CN100499094C

公开(公告)日：2009-06-10

申请号：CN200610162516.1

申请日：2004-05-26

Applicant: 卡西欧计算机株式会社

Inventor： 胁坂伸治 ,  伊藤智宏 ,  横山茂 ,  桑原治

IPC: H01L23/485 ,  H01L23/544

CPC classification number: H01L23/544 ,  H01L2223/5442 ,  H01L2223/54466 ,  H01L2223/54493 ,  H01L2924/0002 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明涉及半导体元件，在柱电极形成后，能可靠地识别调整标记，并高效率地进行调整，其具有：半导体衬底，具有多个半导体元件形成区域及至少一个调整标记形成区域；多个连接焊盘；绝缘膜；多个柱电极；及用于进行暂时调整的暂时调整用柱电极和用于进行正式调整的正式调整用柱电极，形成在各调整标记形成区域内的绝缘膜的上侧，而且个数少于在各半导体元件形成区域内形成的柱电极，正式调整用柱电极的平面尺寸小于暂时调整用柱电极；密封膜，由有机树脂形成，且形成在各个半导体元件形成区域内的柱电极之间、并在各调整标记形成区域内的调整用柱电极的外部；其中，各调整用柱电极的上表面被露出到外部，而且与密封膜的上表面成齐平面。