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公开(公告)号：CN107706179B
公开(公告)日：2022-12-20
申请号：CN201710673839.5
申请日：2017-08-07
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 本公开提供了半导体存储器件。一种半导体存储器件包括：字线，在半导体基板中在第一方向上延伸；位线结构，在字线之上跨过并在交叉第一方向的第二方向上延伸；以及接触焊盘结构，在平面图中在字线之间且在位线结构之间。间隔物结构在位线结构与接触焊盘结构之间延伸。间隔物结构包括沿着位线结构的侧壁在第二方向上延伸的第一空气间隙以及围绕每个接触焊盘结构并且联接到第一空气间隙的第二空气间隙。
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公开(公告)号：CN108010882A
公开(公告)日：2018-05-08
申请号：CN201711021196.2
申请日：2017-10-27
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L27/10897 , H01L27/10814 , H01L27/10823 , H01L27/10852 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L27/10894
Abstract: 提供了制造存储器件的方法。该方法可以包括形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从第二区域去除掩模图案以暴露第二区域。在从第二区域去除掩模图案之后掩模图案可以保留在第一区域上。该方法还可以包括在第二区域上形成沟道外延层，同时利用掩模图案作为沟道外延层在第一区域上生长的阻挡物。
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公开(公告)号：CN106997849A
公开(公告)日：2017-08-01
申请号：CN201710017494.8
申请日：2017-01-11
Applicant: 三星电子株式会社
IPC: H01L21/308
CPC classification number: H01L21/0337 , H01L27/11531 , H01L27/11575 , H01L21/308
Abstract: 本发明提供了一种制造半导体装置的方法。所述方法可包括以下步骤：蚀刻外围区上的本体图案以形成图案并且随后在单元区和外围区二者上形成层。所述方法可包括：形成从单元区延伸至外围区上的线图案；以及随后在单元区和外围区二者上形成层。
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公开(公告)号：CN101393917A
公开(公告)日：2009-03-25
申请号：CN200810215207.5
申请日：2008-09-18
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/105 , H01L23/522 , H01L21/8234 , H01L21/768
Abstract: 本发明公开一种半导体器件、采用其的电子产品及其制造方法。本发明提供了一种能够减小厚度的半导体器件、一种采用该器件的电子产品、以及一种制造该器件的方法。制造半导体器件的方法包括制备具有第一和第二有源区的半导体衬底。第一有源区中的第一晶体管包括第一栅极图案和第一杂质区。第二有源区中的第二晶体管包括第二栅极图案和第二杂质区。第一导电图案在第一晶体管上，其中第一导电图案的至少一部分被布置为与第二栅极图案的至少一部分和半导体衬底的上表面相距相同的距离。可以在形成第二晶体管的同时在第一晶体管上形成第一导电图案。
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Patent Agency Ranking
公开(公告)号：CN108010882B
公开(公告)日：2021-09-21
申请号：CN201711021196.2
申请日：2017-10-27
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了制造存储器件的方法。该方法可以包括形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从第二区域去除掩模图案以暴露第二区域。在从第二区域去除掩模图案之后掩模图案可以保留在第一区域上。该方法还可以包括在第二区域上形成沟道外延层，同时利用掩模图案作为沟道外延层在第一区域上生长的阻挡物。
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公开(公告)号：CN108206181A
公开(公告)日：2018-06-26
申请号：CN201711383470.0
申请日：2017-12-20
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/108
CPC classification number: H01L27/10897 , G11C11/4085 , G11C11/4091 , H01L23/528 , H01L27/10814 , H01L27/10823 , H01L27/10894 , H01L29/167 , H01L29/36 , H01L29/42376 , H01L27/0207 , H01L27/10805 , H01L27/10885
Abstract: 本发明提供了一种半导体装置。所述半导体装置包括：衬底，其包括单元有源区和外围有源区；直接接触件，其排列在形成在所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及外围栅极结构，其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。
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公开(公告)号：CN103972066B
公开(公告)日：2018-03-27
申请号：CN201410032103.6
申请日：2014-01-23
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/82 , H01L27/02 , H01L29/423
CPC classification number: H01L29/4236 , H01L21/26586 , H01L21/823437 , H01L29/7827 , H01L29/7831
Abstract: 本发明提供了半导体器件及其制造方法。根据制造半导体器件的方法，硬掩模线平行地形成在基板中，并且硬掩模线之间的基板被蚀刻以形成凹槽。硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分被蚀刻。基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高。导电层形成为填充凹槽。导电层被蚀刻以分别在凹槽中形成导电图案。
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公开(公告)号：CN101393917B
公开(公告)日：2012-11-14
申请号：CN200810215207.5
申请日：2008-09-18
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/105 , H01L23/522 , H01L21/8234 , H01L21/768
Abstract: 本发明公开一种半导体器件、采用其的电子产品及其制造方法。本发明提供了一种能够减小厚度的半导体器件、一种采用该器件的电子产品、以及一种制造该器件的方法。制造半导体器件的方法包括制备具有第一和第二有源区的半导体衬底。第一有源区中的第一晶体管包括第一栅极图案和第一杂质区。第二有源区中的第二晶体管包括第二栅极图案和第二杂质区。第一导电图案在第一晶体管上，其中第一导电图案的至少一部分被布置为与第二栅极图案的至少一部分和半导体衬底的上表面相距相同的距离。可以在形成第二晶体管的同时在第一晶体管上形成第一导电图案。
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公开(公告)号：CN109962052B
公开(公告)日：2023-06-23
申请号：CN201711404541.0
申请日：2017-12-22
Applicant: 三星电子株式会社
Inventor： 金大益
IPC: H01L23/498 , H10B12/00
Abstract: 一种半导体器件包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分，并且将所述多个着落垫当中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。
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