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公开(公告)号：CN119277775A
公开(公告)日：2025-01-07
申请号：CN202410631012.8
申请日：2024-05-21
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置，包括：有源阵列，其中，多个有源图案被布置在衬底上；栅极结构，其在第一方向上延伸并与有源图案的中心部分交叉；位线结构，其接触有源图案的与栅极结构的第一侧壁相邻的第一部分，并在第二方向上延伸；以及电容器，其电连接到有源图案中的每一个有源图案的与栅极结构的第二侧壁相邻的第二部分。在平面图中，有源图案中的每一个有源图案的上端部分和有源图案中的每一个有源图案的下端部分被布置为在相对于第一方向倾斜的第三方向上间隔开。在第二方向上并排布置的有源图案形成有源列。
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公开(公告)号：CN118785702A
公开(公告)日：2024-10-15
申请号：CN202311407792.X
申请日：2023-10-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 根据一些示例实施例的半导体器件包括：衬底，包括元件隔离层之间的有源区域；字线，与有源区域重叠并且在第一方向上延伸；位线，与有源区域重叠并且在与第一方向交叉的第二方向上延伸；掩埋接触部，连接到有源区域；第一焊盘，在有源区域和位线之间并且将有源区域和位线连接；第二焊盘，在有源区域和掩埋接触部之间并且将有源区域和掩埋接触部连接；以及着接焊盘，连接到掩埋接触部。元件隔离层中的每一个包括第一元件隔离层和在第一元件隔离层内部的第二元件隔离层，并且第一焊盘和第二焊盘中的每一个在元件隔离层之间。
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公开(公告)号：CN118338673A
公开(公告)日：2024-07-12
申请号：CN202410012935.5
申请日：2024-01-04
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括：第一结构，其包括第一杂质区域、第二杂质区域和隔离区域；第二结构，其位于第一结构上并且包括穿透第二结构并且暴露出第一杂质区域的接触开口；图案结构，其包括在接触开口中连接到第一杂质区域的接触部分；以及线部分，其位于接触部分和第二结构上；以及间隔件结构，其位于接触开口的侧表面与接触部分之间。间隔件结构包括位于接触开口的侧表面上的第一间隔件层、以及位于第一间隔件层与接触部分之间的第二间隔件层。第二间隔件层的下端位于比接触部分的下表面高的水平高度处。
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公开(公告)号：CN110190109B
公开(公告)日：2024-05-07
申请号：CN201910039205.3
申请日：2019-01-16
Applicant: 三星电子株式会社 , 成均馆大学研究与商业基金会
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 提供了一种半导体器件及其制造方法，所述半导体器件包括：栅电极，在衬底上沿第一方向延伸；第一有源图案，在衬底上沿与第一方向交叉的第二方向延伸以穿透栅电极，第一有源图案包括锗；外延图案，位于栅电极的侧壁上；第一半导体氧化物层，位于第一有源图案与栅电极之间，并且通过第一半导体材料的氧化而形成；以及第二半导体氧化物层，位于栅电极与外延图案之间，并且通过第二半导体材料的氧化而形成。第一半导体材料的锗的浓度可以小于第一有源图案的锗的浓度，并且第一半导体材料的锗的浓度可以与第二半导体材料的锗的浓度不同。
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公开(公告)号：CN112151358B
公开(公告)日：2023-08-08
申请号：CN202010258067.0
申请日：2020-04-03
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/033 , H10B12/00 , G03F1/76 , G03F1/56 , G03F1/48
Abstract: 本发明公开了一种形成图案的方法、制造集成电路器件的方法以及该集成电路器件。该形成图案的方法包括：在第一区域和第二区域中在目标层上形成包括多个硬掩模层的硬掩模结构；在第一区域中形成第一光致抗蚀剂图案并在第二区域中形成第二光致抗蚀剂图案；通过将第一和第二光致抗蚀剂图案的形状转印到作为所述多个硬掩模层之一的可逆硬掩模层，形成包括多个开口的可逆硬掩模图案；通过用间隙填充硬掩模图案材料填充形成所述多个开口中的形成在第一区域中的开口，形成间隙填充硬掩模图案；以及通过在第一区域中将间隙填充硬掩模图案的形状转印到目标层并在第二区域中将可逆硬掩模图案的形状转印到目标层，由目标层形成特征图案。
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公开(公告)号：CN109427879A
公开(公告)日：2019-03-05
申请号：CN201811024895.7
申请日：2018-09-04
Applicant: 三星电子株式会社
IPC: H01L29/778 , H01L29/78
Abstract: 提供了包括二维材料的装置，所述装置包括：基底；第一电极，位于基底上；绝缘图案，位于基底上；第二电极，位于绝缘图案的上端上；二维(2D)材料层，位于绝缘图案的侧表面上；栅极绝缘层，覆盖2D材料层；以及栅电极，接触栅极绝缘层。绝缘图案在与基底基本垂直的方向上从第一电极延伸。2D材料层包括与绝缘图案的侧表面基本平行的至少一个原子层的2D材料。
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公开(公告)号：CN103456882A
公开(公告)日：2013-12-18
申请号：CN201310200031.7
申请日：2013-05-27
Applicant: 三星电子株式会社
CPC classification number: H01L45/1683 , H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/1286 , H01L45/144 , H01L45/16 , H01L45/1608
Abstract: 相变存储器件包括相变存储单元和热沉（heat sink）。相变存储单元包括：相变材料层图样；被配置为加热该相变材料层图样的、在该相变材料层图样之下的下电极；及在该相变材料层图样之上的上电极。热沉被配置为从相变存储单元吸收热量。热沉具有低于上电极的顶面的顶面，并且与相变存储单元空间隔开。
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公开(公告)号：CN119855143A
公开(公告)日：2025-04-18
申请号：CN202410935171.7
申请日：2024-07-12
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器装置包括：导线，在第一方向上延伸；沟道区，在导线上方在第一方向上彼此间隔开并且各自电连接到导线；后栅电极，在第三方向上与导线间隔开并且在从沟道区选择的第一沟道区和第二沟道区之间在第二方向上延伸；一对字线，在第一方向上彼此间隔开并且在从沟道区选择的第二沟道区和第三沟道区之间；以及外延直接接触插塞，在沟道区与导线之间在第三方向上延伸并且各自包括接触沟道区中的一个的接触面、至少部分地被导线围绕的突出接触部分、以及在接触面与突出接触部分之间的垂直接触部分。
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公开(公告)号：CN118870813A
公开(公告)日：2024-10-29
申请号：CN202410422465.X
申请日：2024-04-09
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了半导体存储器件。所述半导体存储器件可以包括：衬底；元件隔离图案，所述元件隔离图案在所述衬底中限定有源区域；第一导电图案，所述第一导电图案位于所述衬底和所述元件隔离图案上，并且在第一方向上延伸，其中，所述第一导电图案连接到所述有源区域的第一部分；电容器结构，所述电容器结构位于所述衬底和所述元件隔离图案上，并且连接到所述有源区域的第二部分；栅极沟槽，所述栅极沟槽被限定在所述衬底和所述元件隔离图案中并且在第二方向上延伸，其中，所述栅极沟槽在所述有源区域中的部分的第一沟槽宽度大于所述栅极沟槽在所述元件隔离图案中的部分的第二沟槽宽度。
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