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公开(公告)号：CN119317105A
公开(公告)日：2025-01-14
申请号：CN202410738971.X
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了半导体装置以及制造半导体装置的方法。所述制造半导体装置的方法包括：设置基底；在基底上形成目标膜、第一掩模膜、第二掩模膜和上掩模图案；形成第一间隔件图案，第一间隔件图案包括第一线部分、第二线部分以及将第一线部分和第二线部分连接的折叠部分；形成部分地覆盖第一间隔件图案的缝隙掩模图案；通过使用缝隙掩模图案和第一间隔件图案作为蚀刻掩模对第二掩模膜进行图案化来形成第一掩模图案；形成第二间隔件图案；通过使用第二间隔件图案作为蚀刻掩模对第一掩模膜进行图案化来形成第二掩模图案；以及通过使用第二掩模图案作为蚀刻掩模对目标膜进行图案化来形成多个目标图案。
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公开(公告)号：CN118588744A
公开(公告)日：2024-09-03
申请号：CN202311212355.2
申请日：2023-09-19
Applicant: 三星电子株式会社
Inventor： 金恩靓
IPC: H01L29/423 , H01L21/768 , H10B12/00 , H10B61/00 , H10B63/10 , H10B63/00
Abstract: 公开了半导体器件及其制造方法。半导体器件可以包括：衬底，包括第一单元有源图案和第二单元有源图案以及虚设有源图案；单元栅介电层，在第一单元有源图案和第二单元有源图案以及虚设有源图案上；第一单元栅导电层，在单元栅介电层上；以及位线结构，连接到第一单元有源图案。第二单元有源图案与虚设有源图案之间的距离小于第一单元有源图案与虚设有源图案之间的距离。第一单元栅导电层可以包括虚设重叠部分和单元重叠部分，虚设重叠部分与虚设有源图案和第二单元有源图案重叠，单元重叠部分与第一单元有源图案重叠。虚设重叠部分的顶表面可以位于比单元重叠部分的顶表面的水平高的水平处。
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公开(公告)号：CN107706179B
公开(公告)日：2022-12-20
申请号：CN201710673839.5
申请日：2017-08-07
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 本公开提供了半导体存储器件。一种半导体存储器件包括：字线，在半导体基板中在第一方向上延伸；位线结构，在字线之上跨过并在交叉第一方向的第二方向上延伸；以及接触焊盘结构，在平面图中在字线之间且在位线结构之间。间隔物结构在位线结构与接触焊盘结构之间延伸。间隔物结构包括沿着位线结构的侧壁在第二方向上延伸的第一空气间隙以及围绕每个接触焊盘结构并且联接到第一空气间隙的第二空气间隙。
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公开(公告)号：CN117479533A
公开(公告)日：2024-01-30
申请号：CN202310880522.4
申请日：2023-07-18
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种集成电路装置，其包括：衬底，其具有第一有源区和与第一有源区间隔开的第二有源区；以及多个单元图案，其具有柱形，其中，多个单元图案包括在第一水平方向上延伸并且包括多个第一单元组的多个第一单元图案，以及与多个第一单元组间隔开、在第一水平方向上延伸、并且包括多个第二单元组的多个第二单元图案，并且其中，多个第二单元图案的各自的侧表面具有沿着多个第一单元图案的与多个第二单元图案中的相应第二单元图案相邻的各自的侧表面向内凹陷的各自的凹部。
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公开(公告)号：CN117377312A
公开(公告)日：2024-01-09
申请号：CN202310708278.3
申请日：2023-06-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件，包括：衬底，包括第一区域和第二区域；位线结构，在第一区域和第二区域上延伸；上间隔物结构，在衬底的第一区域上的位线结构的第一侧壁上；以及绝缘间隔物结构，在衬底的第二区域上的位线结构的第一侧壁上。上间隔物结构可以包括在第一水平方向上顺序堆叠在位线结构的侧壁上的第一上间隔物、第二上间隔物和第三上间隔物。绝缘间隔物结构可以包括在第一水平方向上顺序堆叠在位线结构的第一侧壁上的第一绝缘间隔物、第二绝缘间隔物、第三绝缘间隔物和第四绝缘间隔物。第一绝缘间隔物、第二绝缘间隔物和第三绝缘间隔物分别包括与第一上间隔物、第二上间隔物和第三上间隔物基本上相同的材料。
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Patent Agency Ranking
公开(公告)号：CN117295330A
公开(公告)日：2023-12-26
申请号：CN202310750394.1
申请日：2023-06-21
Applicant: 三星电子株式会社
Inventor： 金恩靓
IPC: H10B12/00
Abstract: 提供了一种制造半导体器件的方法。该方法包括：形成包括单元阵列区域和延伸区域的下结构，单元阵列区域包括第一杂质区、第二杂质区和在第一方向上延伸的字线，延伸区域包括绝缘层；在下结构上形成初步位线结构；在初步位线结构和下结构上形成掩模层；在掩模层上形成在与第一方向交叉的第二方向上延伸的间隔物图案；在延伸区域上在间隔物图案的侧表面上形成材料层；通过使用间隔物图案和材料层作为第一蚀刻掩模图案化掩模层来形成掩模图案；以及通过使用掩模图案作为第二蚀刻掩模图案化初步位线结构来形成位线结构。每个位线结构包括形成在单元阵列区域上的第一部分和形成在延伸区域上的第二部分，第一部分比第二部分更窄。
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公开(公告)号：CN117135909A
公开(公告)日：2023-11-28
申请号：CN202310175147.3
申请日：2023-02-24
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了一种半导体存储器件，包括：有源图案，在彼此相交的第一方向和第二方向上彼此间隔开，每个有源图案具有中心部分、第一端部和第二端部；位线接触部，设置在中心部分上并且在第一方向和第二方向上彼此间隔开；分离绝缘图案，每个分离绝缘图案设置于在第一方向和第二方向上彼此相邻的位线接触部之间；中间绝缘图案，每个中间绝缘图案设置于在第一方向上彼此相邻的位线接触部与分离绝缘图案之间；以及连接图案，每个连接图案设置于在第二方向上彼此相邻的位线接触部与分离绝缘图案之间。
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公开(公告)号：CN116264768A
公开(公告)日：2023-06-16
申请号：CN202211279939.7
申请日：2022-10-19
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置可以包括包含有源区域的基底。字线可以位于有源区域上并且可以在第一方向上延伸。位线结构可以位于字线上，并且每个位线结构可以包括连接到有源区域的第一杂质区的接触部以及位于所述接触部上并在第二方向上延伸的线部。接触插塞可以位于位线结构之间并且可以连接到有源区域的相应的第二杂质区。连接图案可以将接触插塞连接到第二杂质区。每个连接图案可以包括面对所述接触部的第一凹入表面以及与第一凹入表面相对的第二凸出表面。
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公开(公告)号：CN117500267A
公开(公告)日：2024-02-02
申请号：CN202310886101.2
申请日：2023-07-19
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种制造半导体装置的方法。所述方法可以包括以下步骤：在基底上的字线沟槽中形成字线；去除基底的位于一对字线之间的部分以形成直接接触孔；在直接接触孔的内壁上形成包括第一衬垫、牺牲层和第二衬垫的牺牲衬垫结构；在直接接触孔中形成初步直接接触件；去除牺牲层同时留下第一衬垫和第二衬垫，以在第一衬垫和第二衬垫之间形成空气空间；在初步直接接触件上形成覆盖空气空间的上表面的位线堆叠体；对位线堆叠体进行图案化以形成位线；以及去除直接接触孔中的第二衬垫和初步直接接触件的侧部部分以形成直接接触件。
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公开(公告)号：CN117440682A
公开(公告)日：2024-01-23
申请号：CN202310734014.5
申请日：2023-06-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 可以提供一种半导体器件，其包括：衬底，包括单元阵列区域和外围电路区域，所述衬底包括限定在所述单元阵列区域中的第一有源区和限定在所述外围电路区域中的第二有源区；多条字线，位于所述衬底中并且在第一方向上延伸；位线，位于所述单元阵列区域中并且在与所述第一方向垂直的第二方向上延伸；多个第一焊盘分隔图案，分别位于所述多条字线上，并且在所述第一方向上延伸；单元焊盘结构，位于所述衬底上并且位于所述多个第一焊盘分隔图案中的两个相邻的第一焊盘分隔图案之间；以及第二焊盘分隔图案，位于所述多个第一焊盘分隔图案中的两个相邻的第一焊盘分隔图案之间并且与所述单元焊盘结构相邻。
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