公开(公告)号：CN110021549A

公开(公告)日：2019-07-16

申请号：CN201811451709.8

申请日：2018-11-30

Applicant: 三星电子株式会社

Inventor： 金圭镇 ,  崔民洙 ,  韩成熙 ,  金奉秀 ,  黄有商

IPC: H01L21/762 ,  H01L27/108 ,  H01L21/8242

Abstract: 一种制造半导体器件的方法包括：准备包括具有不同有源区域密度的单元区域和外围区域的衬底；形成单元沟槽，其用于在单元区域中限制单元有源区域，使得单元有源区域被形成为在第一方向上间隔开第一宽度并在第二方向上间隔开第二宽度；形成外围沟槽，其用于在外围区域中限制外围有源区域；以及在单元沟槽中形成第一绝缘层，其在第一方向和第二方向上连续延伸并且接触单元有源区域的侧壁，并且具有等于或大于第一宽度的一半且小于第二宽度的一半的厚度。

公开(公告)号：CN107731907A

公开(公告)日：2018-02-23

申请号：CN201710605564.1

申请日：2017-07-24

Applicant: 三星电子株式会社

Inventor： 赵珉熙 ,  安佑松 ,  崔民洙 ,  山田悟 ,  金俊秀 ,  李盛三

IPC: H01L29/423 ,  H01L29/78

CPC classification number: H01L27/10823 ,  H01L27/10814 ,  H01L27/10876 ,  H01L28/90 ,  H01L29/0649 ,  H01L29/4236 ,  H01L29/51 ,  H01L29/7831 ,  H01L29/42364

Abstract: 提供一种半导体装置，所述半导体装置包括：有源区，位于基底上；器件隔离膜，位于基底上以限定有源区；栅极沟槽，包括位于有源区中的第一部分和位于器件隔离膜中的第二部分；栅电极，包括嵌入在栅极沟槽的第一部分中的第一栅极和嵌入在栅极沟槽的第二部分中的第二栅极；第一栅极覆盖图案，位于第一栅极上并填充栅极沟槽的第一部分；第二栅极覆盖图案，位于第二栅极上并填充栅极沟槽的第二部分，第一栅极的上表面高于第二栅极的上表面，第一栅极覆盖图案和第二栅极覆盖图案具有不同的结构。

公开(公告)号：CN113972211A

公开(公告)日：2022-01-25

申请号：CN202110836595.4

申请日：2021-07-23

Applicant: 三星电子株式会社

Inventor： 崔民洙 ,  李明东 ,  张贤禹 ,  金根楠 ,  申树浩 ,  黄有商

IPC: H01L27/108 ,  G11C5/02

Abstract: 公开了一种半导体存储器装置及其制造方法。该装置包括：衬底，其包括具有掺杂区的有源图案；栅电极，其与掺杂区之间的有源图案交叉；位线，其与有源图案交叉并且电连接到掺杂区中的一个；间隔件，其在位线的侧表面上；第一接触件，其耦接到掺杂区中的另一个并且与位线间隔开，间隔件插入在第一接触件和位线之间；着陆焊盘，其在第一接触件上；以及数据存储元件，其在着陆焊盘上。掺杂区中的所述另一个具有顶表面、上侧表面、以及从顶表面延伸至上侧表面的弯曲的顶表面。第一接触件与弯曲的顶表面和上侧表面接触。

公开(公告)号：CN107731907B

公开(公告)日：2022-05-31

申请号：CN201710605564.1

申请日：2017-07-24

Applicant: 三星电子株式会社

Inventor： 赵珉熙 ,  安佑松 ,  崔民洙 ,  山田悟 ,  金俊秀 ,  李盛三

IPC: H01L29/423 ,  H01L29/78

Abstract: 提供一种半导体装置，所述半导体装置包括：有源区，位于基底上；器件隔离膜，位于基底上以限定有源区；栅极沟槽，包括位于有源区中的第一部分和位于器件隔离膜中的第二部分；栅电极，包括嵌入在栅极沟槽的第一部分中的第一栅极和嵌入在栅极沟槽的第二部分中的第二栅极；第一栅极覆盖图案，位于第一栅极上并填充栅极沟槽的第一部分；第二栅极覆盖图案，位于第二栅极上并填充栅极沟槽的第二部分，第一栅极的上表面高于第二栅极的上表面，第一栅极覆盖图案和第二栅极覆盖图案具有不同的结构。

公开(公告)号：CN111415861A

公开(公告)日：2020-07-14

申请号：CN201911080316.5

申请日：2019-11-07

Applicant: 三星电子株式会社

Inventor： 李明东 ,  崔民洙 ,  安浚赫 ,  韩成熙 ,  洪世罗

IPC: H01L21/033

Abstract: 本申请提供了形成图案的方法和使用该方法制造半导体装置的方法。在目标层上形成第一掩膜层和第二掩膜层。图案化第二掩膜层以形成第二掩膜图案，每个第二掩膜图案具有菱形形状，菱形形状具有第一对角线和第二对角线。通过蚀刻对第二掩膜图案执行修整处理以形成第二掩膜。每个第二掩膜图案的相对的第一顶点的第一部分比每个第二掩膜图案的相对的第二顶点的第二部分蚀刻得更多。相对的第一顶点之间的第一对角线的长度大于相对的第二顶点之间的第二对角线的长度。通过使用第二掩膜作为蚀刻掩膜蚀刻第一掩膜层，来图案化第一掩膜层以形成第一掩膜。通过使用第一掩膜作为蚀刻掩膜蚀刻目标层，来图案化目标层以形成目标图案。

公开(公告)号：CN111415861B

公开(公告)日：2025-04-22

申请号：CN201911080316.5

申请日：2019-11-07

Applicant: 三星电子株式会社

Inventor： 李明东 ,  崔民洙 ,  安浚赫 ,  韩成熙 ,  洪世罗

IPC: H01L21/033

Abstract: 本申请提供了形成图案的方法和使用该方法制造半导体装置的方法。在目标层上形成第一掩膜层和第二掩膜层。图案化第二掩膜层以形成第二掩膜图案，每个第二掩膜图案具有菱形形状，菱形形状具有第一对角线和第二对角线。通过蚀刻对第二掩膜图案执行修整处理以形成第二掩膜。每个第二掩膜图案的相对的第一顶点的第一部分比每个第二掩膜图案的相对的第二顶点的第二部分蚀刻得更多。相对的第一顶点之间的第一对角线的长度大于相对的第二顶点之间的第二对角线的长度。通过使用第二掩膜作为蚀刻掩膜蚀刻第一掩膜层，来图案化第一掩膜层以形成第一掩膜。通过使用第一掩膜作为蚀刻掩膜蚀刻目标层，来图案化目标层以形成目标图案。

公开(公告)号：CN119317105A

公开(公告)日：2025-01-14

申请号：CN202410738971.X

申请日：2024-06-07

Applicant: 三星电子株式会社

Inventor： 金恩靓 ,  金成禹 ,  申贤舒 ,  赵珉晶 ,  崔民洙

IPC: H10B12/00

Abstract: 公开了半导体装置以及制造半导体装置的方法。所述制造半导体装置的方法包括：设置基底；在基底上形成目标膜、第一掩模膜、第二掩模膜和上掩模图案；形成第一间隔件图案，第一间隔件图案包括第一线部分、第二线部分以及将第一线部分和第二线部分连接的折叠部分；形成部分地覆盖第一间隔件图案的缝隙掩模图案；通过使用缝隙掩模图案和第一间隔件图案作为蚀刻掩模对第二掩模膜进行图案化来形成第一掩模图案；形成第二间隔件图案；通过使用第二间隔件图案作为蚀刻掩模对第一掩模膜进行图案化来形成第二掩模图案；以及通过使用第二掩模图案作为蚀刻掩模对目标膜进行图案化来形成多个目标图案。

公开(公告)号：CN117177563A

公开(公告)日：2023-12-05

申请号：CN202310642728.3

申请日：2023-06-01

Applicant: 三星电子株式会社

Inventor： 崔民洙 ,  金昭煐

IPC: H10B12/00 ,  H10B51/40

Abstract: 提供了一种半导体装置和一种制造半导体装置的方法。该半导体装置包括：衬底；有源区，其包括第一杂质区和与第一杂质区间隔开的第二杂质区；隔离区，其限定有源区；栅极结构，其与有源区相交并在平行于衬底的第一方向上延伸；第一焊盘图案，其设置在第一杂质区上；第二焊盘图案，其设置在第二杂质区上；位线，其设置在第一焊盘图案上并在第二方向上延伸，其中，第二方向垂直于第一方向并平行于衬底；以及接触结构，其位于第二焊盘图案上，其中，第二焊盘图案具有在第一方向上彼此相对的第一侧表面和第二侧表面，第一侧表面和第二侧表面都沿着平行于衬底的平面弯曲。