存储器系统、电荷泵系统及其操作方法

    公开(公告)号:CN112687312A

    公开(公告)日:2021-04-20

    申请号:CN202010498676.3

    申请日:2020-06-04

    Inventor: 邹宗成 王典彦

    Abstract: 一种具有电荷泵系统的系统,包括:电荷泵系统,具有多个使能信号输入端子和输出端子,所述电荷泵系统配置为在所述输出端子处提供输出电压;检测电路,连接到所述电荷泵系统的所述使能端子和所述输出端子,所述检测电路配置为将所述电荷泵系统的输出电压与多个预定输入检测电压电平进行比较,并且响应于所述比较向所述电荷泵系统的使能信号输入端子输出多个使能信号。本申请的实施例还涉及存储器系统、电荷泵系统及其操作方法。

    存储器器件及其操作方法
    62.
    发明公开

    公开(公告)号:CN111489778A

    公开(公告)日:2020-08-04

    申请号:CN202010076602.0

    申请日:2020-01-23

    Inventor: 邹宗成 王典彥

    Abstract: 存储器器件包括存储器阵列,该存储器阵列包括以行和列布置的多个存储器单元。闭环偏置发生器配置为向存储器阵列输出列选择信号。限流器接收闭环偏置发生器的输出。限流器耦合至存储器阵列的多个列。本发明的实施例还涉及操作存储器器件的方法。

    存储器件及其操作方法
    63.
    发明授权

    公开(公告)号:CN107180650B

    公开(公告)日:2020-05-08

    申请号:CN201611252619.7

    申请日:2016-12-30

    Inventor: 邹宗成

    Abstract: 本发明的实施例公开了一种包括驱动器、汇集器、存储器列、参考列、参考电阻器和感测单位的存储器件。驱动器和汇集器中的至少一个具有可调式电阻。为了写入操作,基于其中的存储器列中的行位置导通电阻式存储单元中的一个,驱动器提供从其中流过的写入电流,以及基于行位置调整可调式电阻。为了读取操作,当导通电阻式存储单元中的一个和位置上对应的一个参考位单元时,感测单位感测存储器列的读取电流以及参考列和参考电阻器的参考电流。本发明的实施例还提供了一种存储器件的操作方法。

    基于磁隧道结的温度感测装置

    公开(公告)号:CN108120523A

    公开(公告)日:2018-06-05

    申请号:CN201710896521.3

    申请日:2017-09-28

    Abstract: 本发明实施例涉及一种基于磁隧道结的温度感测装置,其中本发明实施例公开一种温度计电路,其经配置以估计监测温度。所述电路包含:可调电阻器,其呈现独立于温度的第一电阻值及相依于温度的第二电阻值,其中当所述电阻器呈现所述第一电阻值时,横跨所述电阻器传导第一电流信号,且当所述电阻器呈现所述第二电阻值时,横跨所述电阻器传导第二电流信号;多个门控导体,其耦合到所述电阻器;及控制电路,其耦合到所述电阻器及所述多个门控导体,且经配置以选择性地停用所述多个门控导体的至少一者来比较所述第一电流信号与所述第二电流信号以估计所述监测温度。

    低压降稳压器和相关方法
    67.
    发明公开

    公开(公告)号:CN104635824A

    公开(公告)日:2015-05-20

    申请号:CN201410108488.X

    申请日:2014-03-21

    Inventor: 邹宗成 李伯浩

    CPC classification number: G05F1/468 G05F1/46 G05F1/575 H02M1/12 H02M3/3382

    Abstract: 配置本发明的一种器件以提供低压降调节。放大器级包括:第一晶体管以及第二晶体管,其中,第一晶体管电连接至器件的输出端的。镜像电流源包括:第三晶体管以及第四晶体管,第三晶体管电连接至第二晶体管;第四晶体管电连接至第三晶体管。辅助电流源的控制端子电连接至第四晶体管的栅电极。下拉级包括:第五晶体管以及第六晶体管,第五晶体管的栅电极电连接至第一晶体管的漏电极;第六晶体管的栅电极电连接至第四晶体管的栅电极。上拉晶体管的栅电极电连接至第五晶体管的漏电极。第一电容器的第一端子电连接至第一晶体管的栅电极。本发明还包括低压降稳压器和相关方法。

    有字线段访问的存储器
    68.
    发明授权

    公开(公告)号:CN102610271B

    公开(公告)日:2015-04-29

    申请号:CN201210016677.5

    申请日:2012-01-18

    CPC classification number: G11C8/08 G11C7/12 G11C8/14 G11C11/418 G11C11/419

    Abstract: 一种存储器,包括:一行位单元,包括多个第一位单元和多个第二位单元;第一字线段驱动器和第二字线段驱动器,第一字线段驱动器连接到多个第一位单元,第二字线段驱动器连接到多个第二位单元,第一字线段驱动器和第二字线段驱动器选择性地可操作用于在一个时刻激活多个第一位单元和多个第二位单元中的一种,而不激活多个第一位单元和多个第二位单元中的另一种;以及共享读放大器,连接到多个第一位单元中的至少一个和多个第二位单元中的至少一个,从而使得共享读放大器被配置为接收信号,信号来自在给定时刻通过相应的字线段驱动器激活的一个第一位单元或者一个第二位单元。

    内存组件及其制造方法
    69.
    发明授权

    公开(公告)号:CN102346711B

    公开(公告)日:2014-01-22

    申请号:CN201010538321.9

    申请日:2010-11-03

    CPC classification number: G06F12/0875 G06F11/1064 H03M13/098

    Abstract: 本发明提供一种内存组件以及制造内存的方法。内存组件包含卷标高速缓存阵列;配置以接收地址,并计算与输出前同位性(Pre-Parity)位的前同位性检查单元,其中前同位性位是从地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址,并输出读取命中位。当卷标与地址相同时,读取命中位为真,而当卷标与地址不同时,则读取命中位为否。上述组件还包含简化的同位性检查单元,其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上,借以输出读取同位性位。

    触发器电路设计
    70.
    发明公开

    公开(公告)号:CN102457253A

    公开(公告)日:2012-05-16

    申请号:CN201110314833.1

    申请日:2011-10-17

    CPC classification number: H03K3/356121

    Abstract: 本发明公开了一种触发器电路,其包括:在接收的时钟信号为低时输出高的充电信号的预充电电路;产生延迟时钟输入控制信号的延迟时钟输入电路,其中延迟时钟输入控制信号在时钟信号为高时具有与输入信号相同的值;一旦接收到充电信号和延迟时钟输入控制信号即产生电荷保持信号的电荷保持电路,其中该电荷保持信号在时钟信号为低时等于充电信号并且在时钟信号为高时等于延迟时钟输入控制信号;接收充电保持信号和时钟信号并产生反相电荷保持信号的分离器电路;被配置为接收反相电荷保持信号、当前状态信号和反相当前状态信号并产生当前状态信号和反相当前状态信号的存储电路。

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