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公开(公告)号：CN108508342B
公开(公告)日：2020-07-17
申请号：CN201810522926.5
申请日：2018-05-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/26
Abstract: 本发明涉及一种IGBT短路过流检测电路，其包括：带通滤波器，其与所述第一IGBT的栅极连接；第一比较器，其与所述带通滤波器连接，并接收第一基准电压；T触发器，其与所述第一比较器连接，并输出第一逻辑信号；第二比较器，其与所述第一IGBT的栅极连接，并接收第二基准电压，输出第二逻辑信号；与门，其接收所述第一逻辑信号和第二逻辑信号，并输出硬开启错误检测信号；第三比较器，其与所述第一IGBT的栅极连接，并接收第三基准电压；以及RS触发器，其与所述第三比较器连接，并输出带载短路错误检测信号。本发明可以同时实现IGBT硬开启错误检测和IGBT带载短路检测，并且结构简单易行，节省成本。
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公开(公告)号：CN109917179A
公开(公告)日：2019-06-21
申请号：CN201910211777.5
申请日：2019-03-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R19/25
Abstract: 本发明提供一种电流检测系统，包括一功率器件，其功率发射极和辅助发射极之间连接有低通滤波器，低通滤波器包括滤波器电容和滤波器电阻；采样信号调节电路，与低通滤波器的电容输出端相连；信号整形电路，连接于功率发射极和辅助发射极之间；以及可编程器件，其与采样信号调节电路的输出端和信号整形电路的输出端相连，接收信号整形电路的信号作为启动信号，控制采样信号调节电路进行采样。本发明还提供了一种电流检测方法和一种可编程器件。本发明的电流检测系统可以实现功率器件寄生参数与检测系统的时间常数自动匹配，而不需对每个功率器件的寄生参数进行测量，因此提高了检测精度，并且此检测系统电路结构简单，易于集成。
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公开(公告)号：CN107359221A
公开(公告)日：2017-11-17
申请号：CN201710602303.4
申请日：2017-07-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L31/18 , H01L31/0232 , H01L31/0392
CPC classification number: Y02E10/50 , Y02P70/521 , H01L31/1804 , H01L31/02327 , H01L31/03921
Abstract: 本发明提供一种基于SOI-量子点异质结的红外探测器制备方法，包括：1)提供SOI衬底，包括顶层硅、底层硅以及埋氧层；2)刻蚀顶层硅的边缘区域；3)在顶层硅表面两侧沉积金属接触材料，再经退火形成金属硅化物作为源区接触层和漏区接触层；4)沉积覆盖所述源区接触层和漏区接触层的源区金属电极和漏区金属电极，并在所述底层硅的表面沉积底栅金属电极；5)在所述顶层硅与源区接触层、漏区接触层的接触界面上进行离子注入与激活，形成P+区域和N+区域；6)在所述顶层硅表面形成量子点。本发明采用SOI作为衬底，并结合量子点制备获得红外探测器，使Si基红外探测系统具有寄生效应小、抗干扰、速度快、功耗低、集成度高、抗单粒子辐照能力强等优点。
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公开(公告)号：CN105827224A
公开(公告)日：2016-08-03
申请号：CN201610150613.2
申请日：2016-03-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/687
CPC classification number: H03K17/687
Abstract: 本发明提供一种高压模拟集成开关电路，包括并联的第一、第二模拟子开关，所述第一模拟子开关包括第一n型DMOS管、第二n型DMOS管及第一驱动电路，所述第一n型DMOS管的源极连接第二n型DMOS管的源极，漏极连接电路输入端，栅极连接第一驱动电路，所述第二n型DMOS管的漏极连接电路输出端，栅极连接第一驱动电路；所述第二模拟子开关包括第一p型DMOS管、第二p型DMOS管、第二驱动电路及第三驱动电路；所述第一p型DMOS管的漏极连接第二p型DMOS管的漏极，源极连接电路输入端，栅极连接第二驱动电路，所述第二p型DMOS管的源极连接电路输出端，栅极连接第三驱动电路。本发明的控制电路与信号通路不直接连通，抗干扰能力强，本发明的开关电路可以实现轨到轨输出。
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公开(公告)号：CN102201405B
公开(公告)日：2013-01-09
申请号：CN201110124793.4
申请日：2011-05-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L27/12 , H01L29/06 , H01L21/84 , H01L21/762
Abstract: 本发明公开了一种基于图形化的SOI-ESD保护器件及其制作方法。该ESD器件结构包括：底层衬底；位于所述底层衬底上的绝缘埋层；位于所述绝缘埋层上的有源区；以及穿过所述绝缘埋层连接所述有源区与底层衬底的导通栓；其中，所述有源区包括P阱区和N阱区，所述P阱区和N阱区之间形成横向的PN结；所述导通栓位于所述PN结下方；在所述PN结之上设有场氧区；在所述P阱区之上设有阴极接触端；在所述N阱区之上设有阳极接触端。本器件在埋氧层上开了一个窗口，此窗口一方面可以很好的释放ESD大电流产生的热量，另一方面可以很好的改善器件的抗ESD能力。能够在HBM（人体模型）中实现抗ESD电压达到2KV以上，达到了目前人体模型的工业标准。
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Patent Agency Ranking
公开(公告)号：CN102254821B
公开(公告)日：2012-12-19
申请号：CN201110192523.7
申请日：2011-07-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/334 , H01L29/94
Abstract: 本发明提供一种基于SOI材料的MOS电容器及其制作方法，该方法是提供一具有顶层、隐埋氧化层、衬底层的SOI基板，在该顶层上光刻出多个硅岛，在去除硅岛表面的光刻胶及自然氧化层后，在该顶层上生长高k栅介质层，刻蚀该高k栅介质层以形成多个分别堆叠于各该硅岛上的高k栅介质岛，然后在该硅岛及高k栅介质岛上沉积电极薄膜层；最后刻蚀该电极薄膜层，以形成多个上电极及下电极，且使上电极分别堆叠于各该高k栅介质岛上、下电极形成于硅岛的表面上，以便在SOI材料上验证高k栅介质电学特性时，测量上、下电极的电容-电压特性可以不用考虑由于隐埋氧化层的存在而引起的附加电容，进而快速准确的对SOI衬底上高K栅介质进行研究。
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公开(公告)号：CN101916779B
公开(公告)日：2012-10-03
申请号：CN201010231661.7
申请日：2010-07-20
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/762 , H01L21/3205
Abstract: 本发明公开了一种可完全消除衬底辅助耗尽效应的SOI超结LDMOS结构，该结构包括底层硅膜，导电层，埋氧层，有源区，沟槽隔离结构，电极；底层硅膜位于该结构的最底层；导电层位于底层硅膜的上表面，包括电荷引导层和生长于电荷引导层的上、下表面的阻挡层；埋氧层位于导电层的上表面；有源区包括源区、沟道区、漏区、漂移区、位于沟道区上表面的栅区、位于栅区与沟道区之间的栅氧化层；漂移区由交替排布的n型柱区和p型柱区构成；沟槽隔离结构位于有源区周围；电极包括源极、栅极、漏极、从导电层引出的导电极。本发明可以将积聚在埋氧层下界面处的电荷释放，完全消除衬底辅助耗尽效应，提高器件的击穿电压。
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公开(公告)号：CN102623345A
公开(公告)日：2012-08-01
申请号：CN201210076934.4
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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公开(公告)号：CN101916730B
公开(公告)日：2012-07-11
申请号：CN201010234294.6
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/36
CPC classification number: H01L29/7824 , H01L29/0634
Abstract: 本发明公开了一种具有线性缓冲层的SOI超结LDMOS制作方法，该方法通过计算缓冲层杂质浓度，制作缓冲层掺杂版图，从而利用离子注入制作出杂质在横向上近似线性分布的缓冲层，然后在制作有缓冲层的SOI衬底上外延单晶硅至器件所需厚度，在缓冲层旁形成p阱体区，随后在p阱体区上制作栅区、源区、体接触区，并在缓冲层上制作漂移区和漏区，使所述漂移区位于所述p阱体区与漏区之间。该制作方法通过在超结下面引入一层杂质浓度在横向上近似线性分布的缓冲层，补偿纵向电场的剩余电荷，进而可消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷分布的影响，提高器件击穿电压。
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公开(公告)号：CN102130012B
公开(公告)日：2012-06-27
申请号：CN201010619485.4
申请日：2010-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L21/265
CPC classification number: H01L29/7824 , H01L29/0634 , H01L29/086 , H01L29/0878 , H01L29/66681
Abstract: 本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。
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