公开(公告)号：CN102130176B

公开(公告)日：2012-11-14

申请号：CN201010619509.6

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明公开了一种具有缓冲层的SOI超结LDMOS器件，该器件包括SOI衬底和位于所述SOI衬底之上的有源区；所述有源区包括：栅区、分别位于所述栅区两侧的源区和漏区、位于所述栅区之下的体区、位于所述体区与所述漏区之间的漂移区；所述漂移区包括横向超结结构和位于所述横向超结结构上方的缓冲层。本发明将缓冲层设于漂移区上方，可以缓解衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高器件的击穿电压，并且使制作缓冲层时的掺杂深度大幅变浅，不仅降低了杂质的注入能量，而且更容易实现漂移区杂质的均匀分布，工艺难度大大降低。

公开(公告)号：CN102130012B

公开(公告)日：2012-06-27

申请号：CN201010619485.4

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/265

CPC classification number: H01L29/7824 ,  H01L29/0634 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/66681

Abstract: 本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。

公开(公告)号：CN102130013B

公开(公告)日：2012-07-11

申请号：CN201010619508.1

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/762

Abstract: 本发明公开了一种具有缓冲层的SOI超结LDMOS器件制作方法，该方法首先对SOI衬底的顶层硅进行N型离子注入，使整个漂移区下方成为N型区域；然后对所述漂移区进行浅掺杂N型离子注入，在漂移区的表层形成浅掺杂N型缓冲层；之后通过版图对所形成的N型区域进行P型离子注入，在所述N型区域中形成等间隔的多个横向P型柱区，将所述N型区域划分为多个横向N型柱区，交替排列的P型柱区和N型柱区组成横向超结结构。本发明将缓冲层设于漂移区上方，可以抑制衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高了器件的击穿电压，并且通过巧妙地调整N/P离子注入的步骤，设计版图和离子注入浓度等，进一步简化了工艺，降低了生产成本。

公开(公告)号：CN102130012A

公开(公告)日：2011-07-20

申请号：CN201010619485.4

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/265

CPC classification number: H01L29/7824 ,  H01L29/0634 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/66681

Abstract: 本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。

公开(公告)号：CN102130176A

公开(公告)日：2011-07-20

申请号：CN201010619509.6

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明公开了一种具有缓冲层的SOI超结LDMOS器件，该器件包括SOI衬底和位于所述SOI衬底之上的有源区；所述有源区包括：栅区、分别位于所述栅区两侧的源区和漏区、位于所述栅区之下的体区、位于所述体区与所述漏区之间的漂移区；所述漂移区包括横向超结结构和位于所述横向超结结构上方的缓冲层。本发明将缓冲层设于漂移区上方，可以缓解衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高器件的击穿电压，并且使制作缓冲层时的掺杂深度大幅变浅，不仅降低了杂质的注入能量，而且更容易实现漂移区杂质的均匀分布，工艺难度大大降低。

公开(公告)号：CN102130013A

公开(公告)日：2011-07-20

申请号：CN201010619508.1

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/762

Abstract: 本发明公开了一种具有缓冲层的SOI超结LDMOS器件制作方法，该方法首先对SOI衬底的顶层硅进行N型离子注入，使整个漂移区下方成为N型区域；然后对所述漂移区进行浅掺杂N型离子注入，在漂移区的表层形成浅掺杂N型缓冲层；之后通过版图对所形成的N型区域进行P型离子注入，在所述N型区域中形成等间隔的多个横向P型柱区，将所述N型区域划分为多个横向N型柱区，交替排列的P型柱区和N型柱区组成横向超结结构。本发明将缓冲层设于漂移区上方，可以抑制衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高了器件的击穿电压，并且通过巧妙地调整N/P离子注入的步骤，设计版图和离子注入浓度等，进一步简化了工艺，降低了生产成本。

公开(公告)号：CN102201405B

公开(公告)日：2013-01-09

申请号：CN201110124793.4

申请日：2011-05-16

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  夏超 ,  王中健 ,  俞跃辉 ,  何大伟 ,  徐大伟

IPC: H01L27/02 ,  H01L27/12 ,  H01L29/06 ,  H01L21/84 ,  H01L21/762

Abstract: 本发明公开了一种基于图形化的SOI-ESD保护器件及其制作方法。该ESD器件结构包括：底层衬底；位于所述底层衬底上的绝缘埋层；位于所述绝缘埋层上的有源区；以及穿过所述绝缘埋层连接所述有源区与底层衬底的导通栓；其中，所述有源区包括P阱区和N阱区，所述P阱区和N阱区之间形成横向的PN结；所述导通栓位于所述PN结下方；在所述PN结之上设有场氧区；在所述P阱区之上设有阴极接触端；在所述N阱区之上设有阳极接触端。本器件在埋氧层上开了一个窗口，此窗口一方面可以很好的释放ESD大电流产生的热量，另一方面可以很好的改善器件的抗ESD能力。能够在HBM（人体模型）中实现抗ESD电压达到2KV以上，达到了目前人体模型的工业标准。

公开(公告)号：CN102254821B

公开(公告)日：2012-12-19

申请号：CN201110192523.7

申请日：2011-07-11

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  徐大伟 ,  王中健 ,  夏超 ,  曹铎 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/334 ,  H01L29/94

Abstract: 本发明提供一种基于SOI材料的MOS电容器及其制作方法，该方法是提供一具有顶层、隐埋氧化层、衬底层的SOI基板，在该顶层上光刻出多个硅岛，在去除硅岛表面的光刻胶及自然氧化层后，在该顶层上生长高k栅介质层，刻蚀该高k栅介质层以形成多个分别堆叠于各该硅岛上的高k栅介质岛，然后在该硅岛及高k栅介质岛上沉积电极薄膜层；最后刻蚀该电极薄膜层，以形成多个上电极及下电极，且使上电极分别堆叠于各该高k栅介质岛上、下电极形成于硅岛的表面上，以便在SOI材料上验证高k栅介质电学特性时，测量上、下电极的电容-电压特性可以不用考虑由于隐埋氧化层的存在而引起的附加电容，进而快速准确的对SOI衬底上高K栅介质进行研究。

公开(公告)号：CN102623345A

公开(公告)日：2012-08-01

申请号：CN201210076934.4

申请日：2012-03-21

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  王中健 ,  徐大伟 ,  夏超 ,  曹铎 ,  贾婷婷 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/266 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。

公开(公告)号：CN102226270A

公开(公告)日：2011-10-26

申请号：CN201110110338.9

申请日：2011-04-29

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  徐大伟 ,  王中健 ,  夏超 ,  何大伟 ,  宋朝瑞 ,  俞跃辉

IPC: C23C16/44 ,  C23C16/40 ,  H01L21/285 ,  H01L21/334 ,  H01L29/94

CPC classification number: H01L29/94 ,  H01L21/28167 ,  H01L21/28194 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66181

Abstract: 本发明提供一种沉积栅介质的方法、制备MIS电容的方法及MIS电容。其中，在沉积栅介质的方法中，首先采用O2等离子体及包含氮元素的等离子体对半导体衬底表面进行预处理，以便在所述半导体表面形成含氮的氧化层；接着，采用等离子增强原子层沉积法在所述含氮的氧化层表面生长高介电常数的栅介质层，且在该栅介质层生长过程中，所述氧化层转变为介电常数高于SiO2的缓冲层，在此基础上，再在已形成的半导体结构上下表面形成金属电极，由此便制备形成了MIS电容。本发明的优点在于：缓冲层的存在可以有效改善半导体材料与高k的栅介质层之间的界面特性，而且可以减少等效栅氧厚度（EOT）的增加，提高电学性能。