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公开(公告)号：CN115942742A
公开(公告)日：2023-04-07
申请号：CN202210620882.6
申请日：2022-06-01
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了一种半导体存储器件。所述半导体存储器件可以包括：位线，所述位线在第一方向上延伸；字线，所述字线在与所述第一方向垂直的第二方向上延伸；沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括：连接到所述位线的水平沟道部分，以及从所述水平沟道部分起在与所述第一方向和所述第二方向垂直的第三方向上延伸的垂直沟道部分；以及栅极绝缘图案，所述栅极绝缘图案位于所述字线与所述沟道图案之间。所述沟道图案的所述水平沟道部分可以被设置为平行于向所述第一方向和所述第二方向倾斜的第四方向。
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公开(公告)号：CN114068552A
公开(公告)日：2022-02-18
申请号：CN202110749363.5
申请日：2021-07-02
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 半导体器件可以包括基板，该基板包括单元区域以及核心/外围区域。多个位线结构可以在基板的单元区域中。栅极结构可以在基板的核心/外围区域中。下接触插塞和上接触插塞可以在位线结构之间。下接触插塞和上接触插塞可以在竖直方向上堆叠。着陆焊盘图案可以接触上接触插塞的上侧壁。着陆焊盘图案可以在上接触插塞的上部与位线结构中的一个的上部之间。着陆焊盘图案的上表面可以高于位线结构中的每个的上表面。外围接触插塞可以在基板的核心/外围区域中。布线可以电连接到外围接触插塞的上表面。
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公开(公告)号：CN113972211A
公开(公告)日：2022-01-25
申请号：CN202110836595.4
申请日：2021-07-23
Applicant: 三星电子株式会社
IPC: H01L27/108 , G11C5/02
Abstract: 公开了一种半导体存储器装置及其制造方法。该装置包括：衬底，其包括具有掺杂区的有源图案；栅电极，其与掺杂区之间的有源图案交叉；位线，其与有源图案交叉并且电连接到掺杂区中的一个；间隔件，其在位线的侧表面上；第一接触件，其耦接到掺杂区中的另一个并且与位线间隔开，间隔件插入在第一接触件和位线之间；着陆焊盘，其在第一接触件上；以及数据存储元件，其在着陆焊盘上。掺杂区中的所述另一个具有顶表面、上侧表面、以及从顶表面延伸至上侧表面的弯曲的顶表面。第一接触件与弯曲的顶表面和上侧表面接触。
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公开(公告)号：CN112151358A
公开(公告)日：2020-12-29
申请号：CN202010258067.0
申请日：2020-04-03
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/033 , H01L27/108 , H01L21/8242 , G03F1/76 , G03F1/56 , G03F1/48
Abstract: 本发明公开了一种形成图案的方法、制造集成电路器件的方法以及该集成电路器件。该形成图案的方法包括：在第一区域和第二区域中在目标层上形成包括多个硬掩模层的硬掩模结构；在第一区域中形成第一光致抗蚀剂图案并在第二区域中形成第二光致抗蚀剂图案；通过将第一和第二光致抗蚀剂图案的形状转印到作为所述多个硬掩模层之一的可逆硬掩模层，形成包括多个开口的可逆硬掩模图案；通过用间隙填充硬掩模图案材料填充形成所述多个开口中的形成在第一区域中的开口，形成间隙填充硬掩模图案；以及通过在第一区域中将间隙填充硬掩模图案的形状转印到目标层并在第二区域中将可逆硬掩模图案的形状转印到目标层，由目标层形成特征图案。
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公开(公告)号：CN111009527A
公开(公告)日：2020-04-14
申请号：CN201910921105.3
申请日：2019-09-27
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 提供了半导体存储器件。所述半导体存储器件包括衬底，该衬底包括单元区域、第一接触区域、第二接触区域和设置在第一接触区域与第二接触区域之间的位外围电路区域。第一堆叠结构设置在单元区域和第一接触区域上。第二堆叠结构设置在单元区域和第二接触区域上。外围晶体管设置在位外围电路区域上并且电连接到第一堆叠结构和第二堆叠结构。第一堆叠结构和第二堆叠结构均包括：竖直堆叠在单元区域上的多个半导体图案；以及连接到多个半导体图案并且沿第一方向从单元区域延伸到对应的第一接触区域和第二接触区域上的多条导线。多条导线在第一接触区域和第二接触区域上具有阶梯结构。
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Patent Agency Ranking
公开(公告)号：CN110797322A
公开(公告)日：2020-02-14
申请号：CN201910708940.9
申请日：2019-08-01
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L27/108 , G11C5/06 , G11C7/18 , G11C11/401
Abstract: 半导体装置可以包括堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，以及竖直延伸以穿透堆叠结构的多个栅电极。多个层中的每一个可包括多个半导体图案，其沿第一方向平行延伸；位线，其电连接到半导体图案并沿与第一方向相交的第二方向延伸；第一气隙，其在位线上；以及数据存储元件，其电连接到半导体图案中的对应的一个。第一气隙插入在多个层中的第一层的位线和多个层中的第二层的位线之间。
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公开(公告)号：CN103811554B
公开(公告)日：2020-01-17
申请号：CN201310572089.4
申请日：2013-11-13
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了半导体器件及其制造方法。该半导体器件包括：衬底，包括单元区和外围区；单元栅电极，埋入在与单元区的单元有源部分交叉的凹槽中；单元线图案，横跨单元栅电极，单元线图案连接到在单元有源部分中处于单元栅电极的一侧的第一源/漏区；外围栅极图案，横跨外围区的外围有源部分；平坦化的层间绝缘层，在衬底上处于外围栅极图案周围；以及覆盖绝缘层，在平坦化的层间绝缘层和外围栅极图案的顶表面上，覆盖绝缘层包括相对于平坦化的层间绝缘层具有蚀刻选择性的绝缘材料。
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公开(公告)号：CN100530690C
公开(公告)日：2009-08-19
申请号：CN200510081046.1
申请日：2005-06-28
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/772 , H01L21/336 , H01L21/335
CPC classification number: H01L29/66545 , H01L21/84 , H01L27/1203 , H01L29/66795 , H01L29/785 , H01L29/78684
Abstract: 在半导体器件及其制造方法中，半导体器件包括具有单元阵列区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体包括限定有源区的隔离区，部分有源区在隔离区的上表面上突出，以限定至少两个有源沟道，形成在包括至少两个突出的有源沟道的半导体衬底的有源区上的栅介质层，形成在栅介质层和半导体衬底的隔离区上的栅电极，以及形成在栅电极的任一侧边上的半导体衬底的有源区中的源区/漏区。
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公开(公告)号：CN118434129A
公开(公告)日：2024-08-02
申请号：CN202311511610.3
申请日：2023-11-13
Applicant: 三星电子株式会社
IPC: H10B12/00 , H10B61/00 , H10B63/00 , H10B63/10 , H01L23/498 , H01L23/528
Abstract: 公开了半导体器件及其制造方法。该半导体器件包括下基板、在下基板上的下电介质结构、在下基板和下电介质结构之间的存储单元结构、在下电介质结构中的下接合焊盘、在下电介质结构上的上电介质结构、在上电介质结构上的上基板、在上基板和上电介质结构之间的晶体管和在上电介质结构中的上接合焊盘。下接合焊盘的顶表面与上接合焊盘的底表面接触。下接合焊盘和上接合焊盘与存储单元结构重叠。
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公开(公告)号：CN118368891A
公开(公告)日：2024-07-19
申请号：CN202410061571.X
申请日：2024-01-15
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：在衬底上的器件隔离部，用于限定第一至第四有源区，器件隔离部插置在第一和第二有源区与第三和第四有源区之间；第一和第二字线，与第一和第二有源区交叉并且彼此相邻；第一杂质区，在第一有源区中在第一和第二字线之间；第二杂质区，在第一有源区中在第一字线的一侧并与第一杂质区间隔开；接触第一杂质区的第一导电焊盘；接触第二杂质区的第二导电焊盘；在第一导电焊盘上的位线；在第二导电焊盘上的存储节点接触结构；以及在存储节点接触结构上的落着焊盘。
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