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公开(公告)号：CN112731761A
公开(公告)日：2021-04-30
申请号：CN202010687745.5
申请日：2020-07-16
Applicant: 三星电子株式会社
IPC: G03F1/70 , H01L21/027
Abstract: 一种制造光掩模组的方法包括：准备掩模布局，所述掩模布局包括在第一区域中彼此间隔开的多个第一布局图案，其中，所述多个第一布局图案中的彼此相邻的三个第一布局图案的中心点之间的距离分别具有不同的值；将成对的第一布局图案进行分组，其中，在所述成对的第一布局图案中彼此相邻的两个第一布局图案的中心点之间的距离不具有所述不同的值中的最小值，并将所述掩模布局划分为至少两个掩模布局图案；以及形成包括至少两个光掩模的光掩模组，每个所述光掩模包括与被划分为所述至少两个掩模布局的所述掩模布局中的对应掩模布局中所包括的所述第一布局图案对应的掩模图案。
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Patent Agency Ranking
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公开(公告)号：CN115938918A
公开(公告)日：2023-04-07
申请号：CN202211161382.7
申请日：2022-09-22
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/3213
Abstract: 一种形成半导体器件的图案的方法，包括：制备包括单元区和外部区的半导体衬底；在半导体衬底上施加光刻胶；将从极紫外(EUV)掩模反射的EUV光照射到光刻胶上；在单元区和外部区中形成光刻胶图案；以及使用光刻胶图案作为蚀刻掩模来蚀刻半导体衬底。EUV掩模包括：EUV掩模的在第一区域中的多个主图案，第一区域与单元区相对应；以及EUV掩模的在第二区域中的第一通道和第二通道，第二区域与外部区相对应，其中，第一通道和第二通道围绕多个主图案，其中，第一通道具有线和空间图案，并且第二通道具有突出图案。
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公开(公告)号：CN114068552A
公开(公告)日：2022-02-18
申请号：CN202110749363.5
申请日：2021-07-02
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 半导体器件可以包括基板，该基板包括单元区域以及核心/外围区域。多个位线结构可以在基板的单元区域中。栅极结构可以在基板的核心/外围区域中。下接触插塞和上接触插塞可以在位线结构之间。下接触插塞和上接触插塞可以在竖直方向上堆叠。着陆焊盘图案可以接触上接触插塞的上侧壁。着陆焊盘图案可以在上接触插塞的上部与位线结构中的一个的上部之间。着陆焊盘图案的上表面可以高于位线结构中的每个的上表面。外围接触插塞可以在基板的核心/外围区域中。布线可以电连接到外围接触插塞的上表面。
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公开(公告)号：CN114063381A
公开(公告)日：2022-02-18
申请号：CN202110724790.8
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: G03F1/36 , G03F1/76 , G03F1/80 , H01L21/027
Abstract: 本公开提供制造掩模的方法以及制造半导体器件的方法。一种制造掩模的方法可以包括：识别形成在基板上的最终图案中的误差图案；基于该误差图案校正第一目标图案；基于校正后的第一目标图案将第一掩模布局分割为多个第一段；以及通过偏移所述多个段当中的对应于第一最终目标的多个第一目标段来校正第一掩模布局。第一掩模布局可以包括第一延伸图案、设置为Z字形的最终目标以及对应于误差图案的第一最终目标，所述多个第一段中的每个可以对应于最终目标中的一个。
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