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公开(公告)号：CN107017873A
公开(公告)日：2017-08-04
申请号：CN201611187515.2
申请日：2016-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175 , G11C11/419
CPC classification number: G11C7/02 , G11C8/16 , G11C11/412 , G11C11/418 , G11C11/419 , H01L27/1104 , H03K19/017509
Abstract: 根据本发明的一些实施例，提供了一种电路结构。电路结构包括第一晶体管、第二晶体管、存储节点和字线。两个晶体管中的每一个均包括栅极、源极和漏极。存储节点连接至第一晶体管的栅极。字线连接至第二晶体管的栅极。第一晶体管和所述第二晶体管串联连接。第一和第二阈值电压分别与第一和第二晶体管相关联，并且第一阈值电压低于第二阈值电压。
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公开(公告)号：CN119990210A
公开(公告)日：2025-05-13
申请号：CN202510071535.6
申请日：2025-01-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种电路系统，包括计算电路、可操作地与计算电路耦合的存储器阵列以及控制器，该控制器配置为将多个输入数据位输入到计算电路，识别与多个输入数据位相关联的累加数量，基于累加数量确定是否启用或禁用计算电路的至少一个组件，并且基于启用或禁用的确定，生成控制信号以启用或禁用计算电路的至少一个组件。本发明的实施例还提供了一种电路器件和操作电路的方法。
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公开(公告)号：CN119937980A
公开(公告)日：2025-05-06
申请号：CN202510010390.9
申请日：2025-01-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 彭晓晨 , 布莱恩·克雷夫顿 , 穆拉特·凯雷姆·阿卡尔瓦达尔 , 藤原英弘 , 森阳纪
Abstract: 一些实施例公开了存储器中计算器件及方法，该方法包括：对于各自具有对应的尾数和指数的多对第一和第二浮点数，向相应一个乘法电路提供多对第一和第二浮点数的子集的尾数，多对第一和第二浮点数的子集各自具有满足预定标准(例如该和小于预定阈值)的第一和第二浮点数的指数之和；使用每个乘法电路生成相应的第一和第二浮点数对的尾数的乘积；累加乘积尾数以生成乘积尾数部分和；将乘积尾数部分和与最大乘积指数组合以生成输出浮点数；对于剩余的每对第一和第二浮点数：不向相应的乘法电路提供尾数；禁用相应的乘法电路；或两者都有。经过训练的AI模型可用于确定阈值。对于不符合标准的数字对，可以通过控制信号禁用乘法和累加步骤的各种组件。
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公开(公告)号：CN119418736A
公开(公告)日：2025-02-11
申请号：CN202411424805.9
申请日：2024-10-12
Applicant: 台湾积体电路制造股份有限公司
Inventor： 藤原英弘 , 粘逸昕 , 文卡特斯瓦拉·雷迪·科努杜拉 , 尼基尔·普里 , 陈炎辉
Abstract: 一种存储器器件包括存储器阵列和控制器，存储器阵列包括多个字线，每个字线可操作地耦合到存储器单元的相应组，控制器可操作地连接到存储器阵列。控制器被配置为接收第一地址信号，第一地址信号指示相对于控制器以第一距离物理布置的第一字线，通过具有第一脉冲宽度的第一信号来断言第一字线，接收第二地址信号，第二地址信号指示相对于控制器以第二距离物理布置的第二字线，通过具有第二脉冲宽度的第二信号来断言第二字线，并基于第一距离和第二距离调整第一脉冲宽度或第二脉冲宽度中的一个。本申请的实施例还公开了一种操作存储器器件的方法。
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公开(公告)号：CN118631242A
公开(公告)日：2024-09-10
申请号：CN202410580216.3
申请日：2024-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/173 , H03K19/20 , H03K19/0175
Abstract: 公开了一种集成电路器件和操作该集成电路器件的方法。在一个方面，一种器件包括接收第一输入数据的第一位和第二输入数据的多个第二位。处理电路基于第一输入数据的第一位和第二输入数据的多个第二位中的第一位生成输出数据的第一输出位。处理电路基于第一输入数据的第一位、多个第二位中的第一位和第二输入数据的多个第二位中的第二位来生成输出数据的第二输出位。
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Patent Agency Ranking
公开(公告)号：CN118377729A
公开(公告)日：2024-07-23
申请号：CN202410368093.7
申请日：2024-03-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/0806 , G06F13/16 , G06V10/94 , G06V10/82 , G06V10/44
Abstract: 用于数字存储器中计算(DCIM)中的灵活库寻址的方法。该方法包括提供库组，多个库组中的每个包括相应数量的存储器库，每个存储器库被配置为储存输入特征图数据的对应部分。该方法包括在第一时钟周期期间，从多个库组中的第一库组读取输入特征图数据的第一部分，并且从多个库组中的第二库组读取输入特征图数据的第二部分。该方法包括使用所读取的输入特征图数据的第一部分和所读取的输入特征图数据的第二部分执行第一乘法‑累加运算。该方法包括在第二时钟周期期间，从第一库组读取输入特征图数据的第三部分。该方法包括使用第二部分和第三部分执行第二乘法‑累加运算。本申请的实施例还提供了存储器系统的寻址方法、寻址电路以及存储器寻址系统。
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公开(公告)号：CN114725110A
公开(公告)日：2022-07-08
申请号：CN202210211488.7
申请日：2022-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11 , H01L21/8244 , H01L21/8238
Abstract: 本公开涉及用于形成SRAM存储单元结构的半导体器件和方法。一种装置包括存储单元。存储单元中的第一存储单元包括布置在第一掺杂区域中的第一写入端口和布置在第二掺杂区域中的第一读取端口。第一读取端口通过存储单元中的第二存储单元的第二写入端口与第一写入端口分开。
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公开(公告)号：CN114613404A
公开(公告)日：2022-06-10
申请号：CN202210064974.0
申请日：2022-01-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/54 , G11C11/417 , G11C11/418 , G06N3/063 , G06F7/544
Abstract: 本公开总体涉及内存计算。一种内存计算(CIM)器件具有存储阵列，该存储阵列具有按行和列布置的多个存储单元。多个存储单元包括在存储阵列的第一行和第一列中的第一存储单元、以及在存储阵列的第一行和第二列中的第二存储单元。第一存储单元和第二存储单元被配置为存储各自的第一权重信号和第二权重信号。输入驱动器提供多个输入信号。第一逻辑电路耦合到第一存储单元以基于第一权重信号和来自输入驱动器的第一输入信号来提供第一输出信号。第二逻辑电路耦合到第二存储单元以基于第二权重信号和来自输入驱动器的第二输入信号来提供第二输出信号。
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公开(公告)号：CN110729299B
公开(公告)日：2022-04-19
申请号：CN201910639473.9
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11563 , H01L27/11568
Abstract: 存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管和金属接触件。第一上拉晶体管具有在第一方向上延伸的第一有源区域。第一传输门晶体管具有在第一方向上延伸的第二有源区域，并且第二有源区域在第二方向上与第一有源区域分隔开。第二有源区域与第一有源区域相邻。第二传输门晶体管耦合至第二上拉晶体管。金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。金属接触件耦合第一上拉晶体管和第一传输门晶体管的漏极。第一和第二传输门晶体管以及第一和第二上拉晶体管是四晶体管存储器单元的部分。本发明的实施例还涉及形成存储器电路的方法。
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