公开(公告)号：CN113745314A

公开(公告)日：2021-12-03

申请号：CN202110808593.4

申请日：2021-07-16

Applicant: 中国科学院微电子研究所

Inventor： 甘维卓 ,  吴振华 ,  许高博 ,  李俊杰 ,  殷华湘 ,  郭鸿

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/45 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种冷源MOS晶体管及制作方法。一种冷源MOS晶体管，包括：P型或N型掺杂的衬底，所述衬底上设有栅极，所述栅极与所述衬底之间由栅介质层隔离，在所述衬底上位于栅极的两侧分别设有源极和漏极，所述源极与衬底上P型或N型掺杂区域的交界面形成有PN结，所述PN结的上表面覆盖有金属接触层，并且所述金属接触层与所述栅极通过第一侧墙隔离。本发明能够降低晶体管的亚阈值摆幅，同时提高开关电流比，还具有更高的集成度。

公开(公告)号：CN108417635B

公开(公告)日：2021-07-09

申请号：CN201810134788.3

申请日：2018-02-09

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  顾杰 ,  张青竹 ,  许高博 ,  吴振华

IPC: H01L29/78 ,  H01L21/336

Abstract: 本申请提供了一种量子点器件及其制作方法。该制作方法包括：提供基底；刻蚀去除部分基底，形成衬底以及位于衬底表面上的鳍片，鳍片包括预源区、间隔区以及预漏区；在衬底和鳍片的裸露表面上形成隔离介质层，埋设在隔离介质层中的部分鳍片形成隔离绝缘部；在间隔区的部分表面上且跨越鳍片形成两个间隔的栅介质部和两个间隔的栅极；对预源区与预漏区进行掺杂，分别形成源区与漏区；在源区以及漏区的裸露表面上分别形成源/漏接触电极。该制作方法中，直接刻蚀基底形成鳍片，该鳍片中的隔离绝缘部为隔离沟道，使得导电沟道中更易形成全耗尽沟道，避免了SOI中的埋氧化层在硅片制造工艺易引入电荷缺陷，影响全耗尽沟道的形成。

公开(公告)号：CN110164762B

公开(公告)日：2021-05-04

申请号：CN201910441230.4

申请日：2019-05-24

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  李永亮 ,  周娜 ,  杨涛 ,  张青竹 ,  王桂磊 ,  李俊峰 ,  吴振华 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: H01L21/3065 ,  H01L21/28 ,  H01L21/336 ,  G01N27/414 ,  B82Y40/00 ,  B82Y15/00 ,  B82Y10/00

Abstract: 本发明提供了一种纳米线、纳米线围栅器件以及纳米孔筛的制备方法。该制备方法包括以下步骤：S1，提供表面设置有凸台的衬底，凸台包括沿远离衬底的方向层叠设置的第一材料层与第二材料层；S2，使反应气体吸附于凸台表面形成吸附层，利用吸附层对第一材料层进行各向同性腐蚀；S3，重复执行步骤S2，以完成对第一材料层的刻蚀，形成位于衬底与第二材料层之间的纳米线。采用上述方法实现了精确自限制选择性横向刻蚀来精确微缩，在不用先进光刻的情况下即可获得纳米线或实现对纳米孔直径灵活调节，从而提高了工艺的重复性和一致性。

公开(公告)号：CN111900162A

公开(公告)日：2020-11-06

申请号：CN202010758056.9

申请日：2020-07-31

Applicant: 中国科学院微电子研究所

Inventor： 顾杰 ,  殷华湘 ,  张青竹 ,  张兆浩 ,  吴振华

IPC: H01L27/092 ,  H01L29/12 ,  H01L21/8238

Abstract: 一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。

公开(公告)号：CN110002393A

公开(公告)日：2019-07-12

申请号：CN201910273149.X

申请日：2019-04-04

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  王桂磊 ,  李永亮 ,  周娜 ,  杨涛 ,  傅剑宇 ,  李俊峰 ,  吴振华 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: B81B1/00 ,  B81C1/00

Abstract: 本发明提供了一种选择性刻蚀方法及纳米针尖结构的制备方法。该选择性刻蚀方法包括以下步骤：在衬底上顺序形成第一材料层和第二材料层，其中第一材料层对第二材料层的各向同性刻蚀选择比大于10，第一材料层含有掺杂元素，沿第一材料层的厚度方向掺杂元素的浓度呈线性递增；对第一材料层进行选择性各向同性刻蚀，选择性各向同性刻蚀的刻蚀速率与掺杂元素的浓度具有正线性关系，以完成对第一材料层的外壁的刻蚀。本申请利用刻蚀工艺中刻蚀速率与待刻蚀材料中掺杂元素浓度之间的正线性关系，得到与浓度递增的方向相反的倾斜侧壁，从而采用上述选择性刻蚀方法，能够得到锐利度较高的纳米针尖结构，还能够灵活调节针尖结构的尺寸、形貌以及角度。

公开(公告)号：CN108807170A

公开(公告)日：2018-11-13

申请号：CN201810596945.2

申请日：2018-06-11

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  吴振华 ,  张丹 ,  罗军 ,  王文武

IPC: H01L21/3065 ,  H01L21/3105 ,  H01L21/311 ,  H01L21/3205 ,  B82Y40/00

CPC classification number: H01L21/31111 ,  B82Y40/00 ,  H01L21/3065 ,  H01L21/31051 ,  H01L21/31116 ,  H01L21/32051

Abstract: 本申请公开了一种纳米线的制作方法，包括在衬底上沉积第一薄膜，并通过光刻以及刻蚀形成台阶结构，然后沉积第二薄膜，并通过等离子各向异性刻蚀在所述台阶结构旁边形成侧墙结构，接着沉积第三薄膜，并对第三薄膜进行平坦化直至露出第二薄膜为止，其中，第三薄膜的材料与第一薄膜的材料相同，最后对露出的第二薄膜进行选择性腐蚀，形成沟槽，利用待填充材料填充所述沟槽，并进行平坦化，得到待填充材料形成的纳米线。该方法采用普通的光刻、薄膜生长，并结合选择性腐蚀以及平坦化等技术，在不用先进蚀刻的情况下，实现了对纳米线的宽度和厚度的控制，并进一步实现了对纳米线截面形状的控制，满足了用户的需求。

公开(公告)号：CN116613213A

公开(公告)日：2023-08-18

申请号：CN202310595999.8

申请日：2023-05-24

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  霍嘉丽 ,  张亚东 ,  张兆浩 ,  殷华湘 ,  许高博

IPC: H01L29/78 ,  H01L29/51 ,  H01L29/24 ,  H01L21/34

Abstract: 本公开提供一种基于双层铁电材料的FeFET器件，包括：衬底；介质隔离层，形成于所述衬底上；金属背栅，形成于所述介质隔离层的中间区域，呈脊条形结构；铁电栅介质层，覆于所述金属背栅和介质隔离层的表面；应力层，覆于所述铁电栅介质层的表面；铁电沟道层，设置于所述应力层表面的中心区域；源极，设置于所述应力层和铁电沟道层表面的部分区域；以及漏极，设置于所述应力层和铁电沟道层表面的部分区域，与所述源极对称设置于器件两侧。同时本公开还提供一种上述FeFET器件的制备方法。

公开(公告)号：CN115985946A

公开(公告)日：2023-04-18

申请号：CN202310104444.9

申请日：2023-01-30

Applicant: 中国科学院微电子研究所 ,  合肥国家实验室

Inventor： 刘靖雄 ,  王桂磊 ,  吴振华 ,  孔真真 ,  张毅文 ,  任宇辉

IPC: H01L29/161 ,  H01L29/06 ,  H01L21/20

Abstract: 本发明提供了一种半导体器件以及制备方法，在该半导体器件中，第一缓冲层中第一缓变组分的含量在第一方向上逐渐增加从而逐渐缩小了晶格失配，同时第二缓冲层中第一缓变组分的含量在第一方向上逐渐减小从而给后续生长的外延层提供了张应力，进一步降低了缓冲叠层的表面的粗糙度，两者结合实现了位错容纳，将大部分位错和缺陷限制在缓冲叠层中，相比于现有技术，在衬底上生长该缓冲叠层可以得到更高的驰豫和更低的表面粗糙度，为之后半导体器件形成高质量的外延层提供了基础。

公开(公告)号：CN115985945A

公开(公告)日：2023-04-18

申请号：CN202310161967.7

申请日：2023-02-23

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  赵朋 ,  吴振华 ,  张兆浩

IPC: H01L29/10 ,  H01L29/78 ,  H01L21/336 ,  H01L23/367 ,  B82Y40/00

Abstract: 本申请提供一种半导体器件及其制造方法，包括：衬底，设置于衬底一侧的源极、漏极、栅极和沟道结构，沟道结构包括多个纳米片形成的叠层，栅极环绕纳米片，纳米片包括边缘区域和中心区域，在垂直于衬底所在平面的方向上，中心区域的纳米片厚度小于边缘区域的纳米片厚度，也就是说，纳米片形成了一种中间薄边缘厚的结构，减少了相邻纳米片之间的其他结构的厚度以及体积，降低半导体器件的寄生电阻，此外，靠近源极或漏极的区域的纳米片厚度较大，和源极以及漏极的接触面积变大，沟道结构产生的热量能够通过增大的接触面积传导至源极和漏极，加快散热效率，增强散热效果，提高最终制造得到的半导体器件的性能。

公开(公告)号：CN112652664B

公开(公告)日：2023-02-03

申请号：CN202011476859.1

申请日：2020-12-15

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  甘维卓 ,  张兆浩 ,  张永奎 ,  李俊杰 ,  殷华湘 ,  朱慧珑 ,  郭鸿

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。