公开(公告)号：CN117423727A

公开(公告)日：2024-01-19

申请号：CN202310676475.1

申请日：2023-06-08

Applicant: 三星电子株式会社

Inventor： 赵南奎 ,  金锡勋 ,  金正泽 ,  朴判贵 ,  郑㥠珍

IPC: H01L29/08 ,  H01L29/10 ,  H01L27/088

Abstract: 一种半导体装置包括：在第一方向上彼此间隔开的第一沟道结构和第二沟道结构；以及源极/漏极图案，其在第一沟道结构与第二沟道结构之间，包括接触第一沟道结构的第一界面和接触第二沟道结构的第二界面，其中，在平面图中，源极/漏极图案包括在第二方向上彼此相对的第一侧壁和第二侧壁，第一侧壁包括第一倾斜侧壁、第二倾斜侧壁和第一倾斜侧壁与第二倾斜侧壁相遇之处的第一水平交叉部，在第二方向上，第一界面的宽度与第二界面的宽度不同，并且在第一方向上，从第一界面至第一水平交叉部的距离大于从第二界面至第一水平交叉部的距离。

公开(公告)号：CN116913873A

公开(公告)日：2023-10-20

申请号：CN202211616740.9

申请日：2022-12-15

Applicant: 三星电子株式会社

Inventor： 赵南奎 ,  金锡勋 ,  柳廷昊 ,  李峭蒑 ,  朴判贵 ,  申东石

IPC: H01L23/48 ,  H01L23/522 ,  H01L23/528 ,  H01L23/538 ,  H01L21/768

Abstract: 提供了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底包括第一有源图案；第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；以及栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上。所述第一源极/漏极图案包括朝向所述第一半导体图案突出的第一突起、朝向所述第二半导体图案突出的第二突起、以及朝向所述第三半导体图案突出的第三突起。所述第二突起的宽度大于所述第一突起的宽度。所述第三突起的宽度大于所述第二突起的宽度。

公开(公告)号：CN108461394B

公开(公告)日：2023-02-03

申请号：CN201810358912.4

申请日：2012-09-07

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  金相秀 ,  高铤槿 ,  李善佶 ,  赵真英

IPC: H01L21/265 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78

Abstract: 本发明提供一种采用应力记忆技术制造半导体器件的方法及半导体器件。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入(PAI)工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。

公开(公告)号：CN114725201A

公开(公告)日：2022-07-08

申请号：CN202111493819.2

申请日：2021-12-08

Applicant: 三星电子株式会社

Inventor： 河龙 ,  金锡勋 ,  金正泽 ,  朴判贵 ,  梁炆承 ,  郑㥠珍

IPC: H01L29/423 ,  H01L29/78

Abstract: 一种半导体装置，包括：有源图案，其包括下部图案和在第一方向上与下部图案间隔开的片状图案；栅极结构，其位于下部图案上，并且包括围绕片状图案的栅电极，栅电极在垂直于第一方向的第二方向上延伸；以及源极/漏极图案，其在下部图案上并且与片状图案接触。片状图案与源极/漏极图案之间的接触表面在第二方向上具有第一宽度，并且片状图案在第二方向上具有大于第一宽度的第二宽度。

公开(公告)号：CN105513117B

公开(公告)日：2021-07-20

申请号：CN201510651987.8

申请日：2015-10-10

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  刘昌孝

IPC: G06T15/00 ,  G09G5/391 ,  G09G5/36

Abstract: 一种图形处理单元包括：着色器，被配置成执行曲面细分和纹理化当中的一个操作。着色器对于曲面细分或纹理化使用几何信息生成细节等级(LOD)，并且对于曲面细分或纹理化使用非几何信息调整LOD。

公开(公告)号：CN108231891B

公开(公告)日：2021-01-08

申请号：CN201711108354.8

申请日：2017-11-09

Applicant: 三星电子株式会社

Inventor： 金真范 ,  金傔 ,  金锡勋 ,  朴台镇 ,  柳廷昊 ,  李峭蒑 ,  李炫姃 ,  金善政 ,  申东石

IPC: H01L29/78 ,  H01L29/45 ,  H01L27/092

Abstract: 本发明提供一种半导体器件，其包括：衬底，所述衬底具有有源区；栅极结构，所述栅极结构设置在所述有源区上；源/漏区，所述源/漏区分别形成在所述有源区的在所述栅极结构的两侧的部分内；金属硅化物层，所述金属硅化物层设置在每个所述源/漏区的表面上；以及接触栓，所述接触栓设置在所述源/漏区上并且通过所述金属硅化物层分别电连接至所述源/漏区。所述金属硅化物层被形成为具有单晶结构。

公开(公告)号：CN109904161A

公开(公告)日：2019-06-18

申请号：CN201811311113.8

申请日：2018-11-06

Applicant: 三星电子株式会社

Inventor： 李峭蒑 ,  金锡勋 ,  梁裕信 ,  李承勋 ,  崔珉姬

IPC: H01L27/11

Abstract: 公开了一种半导体器件，该半导体器件包括：衬底，该衬底包括从衬底的顶表面垂直地突出的第一有源图案；以及填充形成在第一有源图案的上部上的第一凹部的第一源极/漏极图案。该第一源极/漏极图案包括第一半导体图案和位于第一半导体图案上的第二半导体图案。第一半导体图案具有第一面、第二面和当第一面和第二面彼此会合时限定的第一角边缘。该第二半导体图案覆盖第一半导体图案的第一面和第二面并暴露第一角边缘。

公开(公告)号：CN104347425B

公开(公告)日：2019-04-05

申请号：CN201410378435.X

申请日：2014-08-01

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  具本荣 ,  金男奎 ,  宋宇彬 ,  李炳赞 ,  郑秀珍

IPC: H01L21/336 ,  H01L21/28 ,  H01L27/11

Abstract: 本发明公开了一种半导体器件及其制造方法，所述半导体器件可包括：并列形成在衬底上的第一鳍部和第二鳍部；第一抬升式掺杂区，其形成在第一鳍部上，并具有第一掺杂浓度的杂质；第二抬升式掺杂区，其形成在第二鳍部上；以及第一桥，其将第一抬升式掺杂区和第二抬升式掺杂区彼此连接。本发明还公开了制造这种半导体器件的方法。

公开(公告)号：CN109427778A

公开(公告)日：2019-03-05

申请号：CN201810993514.X

申请日：2018-08-29

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  金东明 ,  申东石 ,  李承勋 ,  李峭蒑 ,  李炫姃 ,  张星旭 ,  赵南奎 ,  崔珉姬

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本公开提供了半导体器件。一种半导体器件包括：在基板上的第一鳍型图案；在基板上的第二鳍型图案，平行于第一鳍型图案；以及在第一鳍型图案和第二鳍型图案上的外延图案。外延图案可以包括在第一鳍型图案和第二鳍型图案上的共用半导体图案。共用半导体图案可以包括与第一鳍型图案相邻的第一侧壁和与第二鳍型图案相邻的第二侧壁。第一侧壁可以包括第一下晶面、在第一下晶面上的第一上晶面、以及连接第一下晶面和第一上晶面的第一连接曲面。第二侧壁可以包括第二下晶面、在第二下晶面上的第二上晶面、以及连接第二下晶面和第二上晶面的第二连接曲面。

公开(公告)号：CN104282035B

公开(公告)日：2019-03-01

申请号：CN201410324670.9

申请日：2014-07-09

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  朴容河 ,  刘昌孝 ,  李佶桓

IPC: G06T15/00

Abstract: 提供了由图形处理器在图形管线中镶嵌表面的方法以及图形处理设备、图形处理器和图形处理装置。一种镶嵌方法包括向面片中的多个点中的每一个指派镶嵌因子，并且在多个点中的第一点的附近基于指派给第一点的第一镶嵌因子来生成至少一个新点。至少一个第一新点对应于第一点。