公开(公告)号：CN109980011A

公开(公告)日：2019-07-05

申请号：CN201711465436.8

申请日：2017-12-28

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  孙贵鹏

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40

Abstract: 本发明提供一种半导体器件及其制作方法，所述方法包括：提供形成有体区、栅极介电层和场氧化层的半导体衬底；形成栅极多晶，所述栅极多晶覆盖所述栅极介电层和所述场氧化层，且暴露至少部分的所述场氧化层；以漂移区掩蔽层为掩蔽通过离子注入在所述半导体衬底中形成漂移区，继续以所述漂移区掩蔽层为掩蔽去除所述暴露的所述场氧化层，形成与所述栅极多晶自对准的第一场氧，所述栅极多晶作为第一场板；所述体区内形成源区，所述漂移区内形成漏区；在所述半导体衬底上形成第二场氧；在所述第二场氧上形成第二场板。根据本发明提供的半导体器件的制作方法，通过形成两级场板，在改善栅极边界的电场的同时增强了漂移区的耗尽，从而提高了器件的击穿电压。

公开(公告)号：CN109390399A

公开(公告)日：2019-02-26

申请号：CN201710660988.8

申请日：2017-08-04

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  孙贵鹏 ,  金宏峰

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供一种LDMOS器件及其制造方法和电子装置，包括：半导体衬底；漂移区，设置在所述半导体衬底中；栅极结构，设置在所述半导体衬底的部分表面上，并覆盖部分所述漂移区的表面；源极和漏极，分别设置在所述栅极结构两侧的半导体衬底中，其中，所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔；金属硅化物阻挡层，覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面；第一接触孔，设置在至少部分所述金属硅化物阻挡层的表面上。本发明的器件能够增强漂移区的耗尽从而提高器件的击穿电压，进而提高器件的性能。

公开(公告)号：CN109216193A

公开(公告)日：2019-01-15

申请号：CN201710534707.4

申请日：2017-07-03

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  孙贵鹏

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明涉及一种半导体器件及其制备方法。一种半导体器件的制备方法，包括：在半导体衬底内形成阱区以及在阱区内形成沟道区，并在阱区上形成栅氧化层和多晶硅层；刻蚀部分栅氧化层和多晶硅层并露出用于形成源区的第一开口和用于形成漏区的第二开口；在多晶硅层上、第一开口内、第二开口内依次形成第一介质层和第二介质层，并在第一开口的侧壁形成源区侧墙，在第二开口的侧壁形成漏区侧墙；在多晶硅层上形成介质氧化层，刻蚀并保留位于漏区侧墙上的介质氧化层；去除源区侧墙中的第二介质层并保留第一介质层。通过上述制备方法，可以减少源端侧墙的横向厚度，即可减小整个半导体器件的尺寸，降低了半导体器件的导通电阻。

公开(公告)号：CN119947203A

公开(公告)日：2025-05-06

申请号：CN202311428324.0

申请日：2023-10-30

Applicant: 无锡华润上华科技有限公司

Inventor： 李永顺 ,  金华俊 ,  宋亮 ,  张森

IPC: H10D62/10 ,  H10D30/65 ,  H10D30/01

Abstract: 本发明涉及一种具有隔离结构的半导体器件及隔离结构的制造方法，所述半导体器件包括：衬底；第一掺杂区，位于衬底上，掺杂浓度小于衬底的掺杂浓度；结隔离结构，包括第一埋藏区和与第一埋藏区直接接触的第二埋藏区，第一埋藏区位于第一掺杂区上，第二埋藏区位于第一埋藏区上，第二埋藏区的掺杂浓度小于第一埋藏区的掺杂浓度；第二掺杂区，位于第二埋藏区上；器件主体区，位于第二掺杂区中。本发明在第一埋藏区和第二埋藏区的界面形成空穴阻挡层，能够阻止空穴穿过空穴阻挡层渡越到衬底形成衬底漏电，改善器件的闩锁效应。且由于设置了第一掺杂区，利用基区扩展效应，可以使得有效基区的宽度更宽，从而有效降低流入衬底的寄生漏电。

公开(公告)号：CN114695505B

公开(公告)日：2025-01-24

申请号：CN202011591511.7

申请日：2020-12-29

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  李春旭 ,  林峰

IPC: H10D62/10 ,  H01L21/265

Abstract: 本申请涉及一种电子设备、半导体器件及其制备方法，包括：衬底，具有第一导电类型；第一埋层，具有第二导电类型，形成于衬底中，第二导电类型与第一导电类型相反；第二埋层，具有第二导电类型，形成于第一埋层的上表面，第二埋层的掺杂浓度低于第一埋层的掺杂浓度；第二导电类型阱区，形成于第二埋层上，底部与第二埋层接触；器件层，形成于第二埋层和第二导电类型阱区围成的区域中，器件层包括第一导电类型阱区，第一导电类型阱区形成于第二埋层靠近所述第二导电类型阱区的上表面。第二导电类型阱区与第二埋层形成的平面结的击穿电压与第二埋层的掺杂浓度有关，在增加第一埋层的掺杂浓度来降低衬底电流的时候，不会降低该平面结的击穿电压。

公开(公告)号：CN116137292A

公开(公告)日：2023-05-19

申请号：CN202111364753.7

申请日：2021-11-17

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  袁玫

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明提供一种LDMOS器件。所述LDMOS器件中，半导体基底内设置有漂移区、体区、位于体区顶部的源极区和位于漂移区顶部的漏极区，漂移区与源极区及漏极区具有第一掺杂类型，体区具有第二掺杂类型，栅极结构位于体区上，栅极结构的一侧延伸至源极区上，另一侧延伸至漂移区上，隔离结构嵌设于栅极结构与漏极区之间的漂移区内中，并延伸至栅极结构的下方，具有第一掺杂类型的第一加浓区位于漂移区内且沿隔离结构的侧壁和底壁分布，第一加浓区的掺杂浓度大于漂移区的掺杂浓度。第一加浓区设置于LDMOS器件电流流经的路径上，有助于在不影响器件击穿电压的情况下，降低LDMOS器件的导通电阻。本发明还提供一种LDMOS器件的制作方法。

公开(公告)号：CN115566062A

公开(公告)日：2023-01-03

申请号：CN202110745665.5

申请日：2021-07-01

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  宋亮

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供一种对称场效应晶体管及其制作方法，包括步骤：于衬底上形成栅极结构以及位于栅极结构两侧的两个第一导电类型极区；通过光刻工艺及刻蚀工艺于栅极结构的中部形成沟槽；通过沟槽对进行第二导电类型离子注入，并使第二导电类型离子横向扩散至栅极结构的下方形成第二导电类型沟道阱区，沟道阱区与极区具有间距；通过沟槽对衬底进行第一导电类型离子注入，以在沟槽下方的衬底中形成第一导电类型连接掺杂区。本发明工艺稳定，沟道阱区的位置和尺寸可以精确控制，所制作的沟道阱区的尺寸可以更小从而使器件的导通电阻更低。本发明在栅极结构形成沟槽的区域形成连接掺杂区，可以进一步降低电流流经路径上的电阻。

公开(公告)号：CN114975607A

公开(公告)日：2022-08-30

申请号：CN202110187733.0

申请日：2021-02-18

Applicant: 无锡华润上华科技有限公司

Inventor： 李春旭 ,  林峰 ,  金华俊 ,  杨斌 ,  黄宇 ,  黄刚 ,  陈淑娴 ,  金宏峰

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种横向扩散金属氧化物半导体器件及其制备方法，包括：衬底；体区，具有第一导电类型，形成于衬底中；漂移区，具有第二导电类型，形成于衬底中，且与体区相邻；场板结构，形成于漂移区上，场板结构靠近体区的一端的下表面与衬底的上表面齐平，且具有向上延伸的倾斜面，场板结构远离体区的一端的下表面低于衬底的上表面，场板结构的厚度自靠近体区的一端向远离体区的一端逐渐增加到预设值；漏极区，具有第二导电类型，形成于漂移区的上表层，且与场板结构远离体区的一端接触。在不增加下表面低于衬底的上表面的场板结构的长度的同时，使得JEFET区域的位置形成有厚度逐渐增加的场板结构，提高了器件的可靠性。

公开(公告)号：CN112582459B

公开(公告)日：2022-04-08

申请号：CN201910925316.4

申请日：2019-09-27

Applicant: 无锡华润上华科技有限公司

Inventor： 金宏峰 ,  陈淑娴 ,  黄宇 ,  曹瑞彬 ,  金华俊

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明提供了一种横向双扩散金属氧化物半导体器件及其制作方法。横向双扩散金属氧化物半导体器件包括：半导体衬底；漂移区，形成于所述半导体衬底中；栅极结构，形成于所述漂移区上；源区和漏区，位于栅极结构两端的所述半导体衬底中；自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有开口，所述开口至少露出部分漏区；源区接触，位于源区上方且与源区电连接；漏区接触，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接；金属硅化物层，形成于所述源区和所述源区接触之间以及所述漏区和所述漏区接触之间。通过本发明所述设置可以降低导通电阻。

公开(公告)号：CN113707715A

公开(公告)日：2021-11-26

申请号：CN202010436625.8

申请日：2020-05-21

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  孙贵鹏 ,  李佳豪

IPC: H01L29/423 ,  H01L29/78

Abstract: 本发明涉及一种半导体器件，包括：衬底；漂移区，形成于衬底上；第一掺杂区，形成于所述漂移区表面；第二掺杂区，形成于所述漂移区外、所述衬底上；绝缘隔离结构，形成于所述漂移区表面、所述第一掺杂区与第二掺杂区之间；栅极结构，包括栅电极和栅介电层，栅电极形成于漂移区上，且栅电极的一端延伸至绝缘隔离结构上、另一端延伸至第二掺杂区，栅介电层形成于栅电极下方，栅电极形成有镂空部，镂空部包括至少一个镂空单元，镂空部不将栅电极在导电沟道宽度方向上整个截断。本发明在漂移区上方的栅电极形成镂空部，因此漂移区在形成镂空部位置的耗尽减弱，从而减缓了漂移区在该位置的耗尽速度，进而能够提升器件的开态击穿电压。