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公开(公告)号：CN105097455B
公开(公告)日：2018-04-20
申请号：CN201510249444.3
申请日：2015-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
Abstract: 本发明提供了一种光掩模及其制造方法。在多个实施例中，光掩模包括衬底、图案化的第一衰减层、图案化的第二衰减层和图案化的第三衰减层。图案化的第一衰减层设置在衬底上。图案化的第二衰减层设置在图案化的第一衰减层上。图案化的第三衰减层设置在图案化的第二衰减层上。图案化的第一衰减层的第一部分、图案化的第二衰减层的第一部分和图案化的第三衰减层堆叠在衬底上以作为二元强度掩模。
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公开(公告)号：CN107015431A
公开(公告)日：2017-08-04
申请号：CN201611063636.6
申请日：2016-11-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明根据一些实施例提供了一种用于半导体光刻工艺的装置。该装置包括具有导热表面的薄膜；多孔薄膜框架；以及将薄膜固定至多孔薄膜框架的导热粘合层。多孔薄膜框架包括从多孔薄膜框架的外表面连续延伸至多孔薄膜框架的内表面的多个孔道。本发明的实施例还涉及用于先进光刻的薄膜组件和方法。
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公开(公告)号：CN106468854A
公开(公告)日：2017-03-01
申请号：CN201510859794.1
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/54
Abstract: 本发明公开一种掩膜及其制造方法，掩膜包括具有第一区域、第二区域及第三区域的掺杂基板。掺杂基板在第一区域中具有第一厚度以界定第一掩膜状态及在第二区域中具有第二厚度以界定第二掩膜状态。第二厚度与第一厚度不同。掩膜亦包括第三区域上方所安置的吸光材料层以界定边缘区域。掺杂基板有效率地耗散累积充电以减少蚀刻形貌畸变，此展示出对晶圆印刷方法中所使用的掩膜的聚焦深度及掩膜误差增强因子的改良。
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公开(公告)号：CN106200274A
公开(公告)日：2016-12-07
申请号：CN201510860072.8
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F1/64 , G03F7/70741
Abstract: 本发明提供一种表膜组件和其制造方法，所述方法包含制造包含侧壁的表膜框架，所述侧壁具有多孔材料。在一些实施例中，所述表膜框架经受阳极化过程以形成所述多孔材料。所述多孔材料包含在垂直于所述侧壁的外部表面的方向上从所述侧壁的所述外部表面延伸到内部表面的多个孔隙通道。在各种实施例中，形成表膜薄膜，且所述表膜薄膜附接到所述表膜框架使得所述表膜薄膜由所述表膜框架悬置。本文中所揭示的一些实施例进一步提供包含薄膜和表膜框架的系统，所述表膜框架固定跨越所述表膜框架的所述薄膜。在一些实例中，所述表膜框架的一部分包含多孔材料，其中所述多孔材料包含所述多个孔隙通道。
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公开(公告)号：CN105097455A
公开(公告)日：2015-11-25
申请号：CN201510249444.3
申请日：2015-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
CPC classification number: G03F1/32 , G03F1/28 , H01L21/0332
Abstract: 本发明提供了一种光掩模及其制造方法。在多个实施例中，光掩模包括衬底、图案化的第一衰减层、图案化的第二衰减层和图案化的第三衰减层。图案化的第一衰减层设置在衬底上。图案化的第二衰减层设置在图案化的第一衰减层上。图案化的第三衰减层设置在图案化的第二衰减层上。图案化的第一衰减层的第一部分、图案化的第二衰减层的第一部分和图案化的第三衰减层堆叠在衬底上以作为二元强度掩模。
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Patent Agency Ranking
公开(公告)号：CN103365069A
公开(公告)日：2013-10-23
申请号：CN201210580668.9
申请日：2012-12-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开了一种制造具有碳基电荷消散(CBCD)层的光刻掩模的方法。所述方法包括：提供衬底，在所述衬底上沉积不透明层，涂覆光刻胶，以及在所述光刻胶上方或者下方沉积电荷消散层。通过电子束写入图案化所述光刻胶。在对所述光刻胶进行显影期间去除所述CBCD层。本发明还公开了一种制造光刻掩模的方法。
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公开(公告)号：CN113053734B
公开(公告)日：2025-01-10
申请号：CN202110225684.5
申请日：2021-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033 , H01L21/027
Abstract: 本公开提供了一种光罩的形成方法。此方法包括提供设置在吸收体顶部上的硬遮罩层、覆盖层和设置在基材上的多层。此方法包括在硬遮罩层上方形成中间层，在中间层上方形成光阻层，图案化光阻层，透过图案化的光阻层蚀刻中间层，透过图案化的中间层蚀刻硬遮罩层，然后，透过图案化的硬遮罩层蚀刻吸收体。在部分实施例中，透过图案化的中间层蚀刻硬遮罩层包括干式蚀刻制程，此干式蚀刻制程具有对硬遮罩层的第一去除速率和对中间层的第二去除速率，并且对硬遮罩层的第一去除速率与对中间层的第二去除速率的比例大于5。
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公开(公告)号：CN113406854B
公开(公告)日：2024-12-24
申请号：CN202110041748.6
申请日：2021-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及EUV光掩模及其制造方法。在一种制造反射掩模的方法中，在掩模坯之上形成光致抗蚀剂层。掩模坯包括衬底、在衬底上的反射多层、在反射多层上的帽盖层、在帽盖层上的吸收体层、和硬掩模层，并且吸收体层由Cr、CrO或CrON制成。光致抗蚀剂层被图案化，硬掩模层通过使用经图案化的光致抗蚀剂层而被图案化，吸收体层通过使用经图案化的硬掩模层而被图案化，并且附加的元素被引入到经图案化的吸收体层来形成经转化的吸收体层。
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公开(公告)号：CN118483865A
公开(公告)日：2024-08-13
申请号：CN202410675832.7
申请日：2019-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/22 , G03F1/24 , G03F1/38 , G03F1/40 , G03F1/54 , G03F1/80 , G03F7/20 , G03F7/00 , H01J37/32 , H01L21/3065 , H01L21/67
Abstract: 本公开涉及制造EUV光掩模的方法。在一种制造光掩模的方法中，在待蚀刻的光掩模的目标层上方形成具有电路图案的蚀刻掩模层。光掩模包括背部导电层。利用蚀刻硬盖覆盖目标层的边缘部分，同时通过蚀刻硬盖的开口暴露目标层的待蚀刻的区域。通过等离子体蚀刻来蚀刻目标层，同时防止等离子体的活性物质侵蚀背部导电层。蚀刻硬盖具有框架部分和侧框架。
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公开(公告)号：CN117250822A
公开(公告)日：2023-12-19
申请号：CN202310599393.1
申请日：2023-05-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/24
Abstract: 本公开涉及EUV光掩模及其制造方法。一种反射掩模包括衬底、设置在衬底上的反射多层、设置在反射多层上的帽盖层、设置在帽盖层上的第一吸收体层、设置在第一吸收体层之上的第一多层、设置在第一多层上的第二吸收体层、以及设置在第二吸收体层之上的第二多层，该第二多层为反射掩模的最上层。
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