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公开(公告)号：CN112670405B
公开(公告)日：2025-04-29
申请号：CN202010269632.3
申请日：2020-04-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种在衬底上方包含磁阻随机存取存储(magnetoresistive random access memory，MRAM)单元的集成芯片。介电结构上覆于衬底。磁阻随机存取存储单元设置在介电结构内。磁阻随机存取存储单元包含包夹在底部电极与顶部电极之间的磁性隧道结(magnetic tunnel junction，MTJ)。导电线上覆于顶部电极。侧壁间隔物结构沿着磁性隧道结和顶部电极的侧壁不断延伸。侧壁间隔物结构包含第一侧壁间隔物层、第二侧壁间隔物层以及包夹在第一侧壁间隔物层与第二侧壁间隔物层之间的保护侧壁间隔物层。第一侧壁间隔物层和第二侧壁间隔物层包括第一材料，保护侧壁间隔物层包括与第一材料不同的第二材料。
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公开(公告)号：CN110660778B
公开(公告)日：2021-09-14
申请号：CN201910520717.1
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768 , B81C1/00 , B81B7/00
Abstract: 本发明实施例涉及半导体结构及其形成方法。根据本发明的一些实施例，一种半导体结构包含：第一衬底；金属垫，其放置于所述第一衬底上方；介电结构，其放置于所述第一衬底上方且暴露所述金属垫的一部分；接合结构，其放置于所述金属垫上方且电连接到所述金属垫；阻障环，其环绕所述接合结构；及通孔，其穿透所述第一衬底及所述介电结构。所述接合结构包含底部及侧壁，所述接合结构的所述底部与所述金属垫接触，所述接合结构的所述侧壁的第一部分与所述介电结构接触，且所述接合结构的所述侧壁的第二部分与所述阻障环接触。
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公开(公告)号：CN107068617B
公开(公告)日：2021-04-13
申请号：CN201611104136.2
申请日：2016-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L23/488
Abstract: 本发明实施例公开了一种半导体器件及其制造方法以及分割半导体器件的方法。在一些实施例中，制造半导体器件的方法包括在衬底中形成沟槽，沟槽形成在衬底的第一侧内并且设置在部分衬底周围。在衬底的第一侧上方和沟槽上方形成第一绝缘材料，并且在第一绝缘材料上方形成第二绝缘材料。在第二绝缘材料和部分衬底上方的第一绝缘材料中形成孔。在孔中形成部件，并且载体连接至部件和第二绝缘材料。平坦化衬底的第二侧，衬底的第二侧衬底的第一侧相对。去除第二绝缘材料，并且去除载体。本发明实施例涉及半导体器件及其制造方法以及分割半导体器件的方法。
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公开(公告)号：CN112599475A
公开(公告)日：2021-04-02
申请号：CN202011065670.3
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/48 , H01L23/488
Abstract: 本公开的实施例在一些实施例中涉及形成集成芯片的方法。该方法包括在半导体主体的正面的互连结构上方形成多个接合焊盘结构，多个接合焊盘结构分别具有钛接触层。图案化互连结构和半导体主体，以形成延伸进入半导体主体的沟槽。在沟槽内形成介电填充材料。在将半导体主体接合至载体衬底之前，蚀刻介电填充材料以暴露钛接触层。减薄半导体主体以沿半导体主体的背面暴露介电填充材料，并形成多个集成芯片管芯；以及去除介电填充材料以分离多个集成芯片管芯。本申请的实施例还提供了集成芯片及其形成方法。
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公开(公告)号：CN111261611A
公开(公告)日：2020-06-09
申请号：CN201911205694.1
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L49/02
Abstract: 本申请的各个实施例涉及具有导电帽结构的沟槽电容器。在一些实施例中，沟槽电容器包括下部电容器电极、位于下部电容器电极上面的电容器介电层以及位于电容器介电层上面的上部电容器电极。电容器介电层和上部电容器电极凹入衬底中并且限定凹陷到衬底中的间隙。导电帽结构位于上部电容器电极上并且密封上部电容器电极上的间隙。在一些实施例中，导电帽结构包括通过物理气相沉积(PVD)形成的金属层，并且还包括通过化学气相沉积(CVD)形成在金属层上面的金属氮化物层。在其他实施例中，导电帽结构是或包括其他合适的材料和/或通过其他沉积工艺形成。本发明的实施例还涉及半导体结构、集成芯片和形成沟槽电容器的方法。
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Patent Agency Ranking
公开(公告)号：CN110660778A
公开(公告)日：2020-01-07
申请号：CN201910520717.1
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768 , B81C1/00 , B81B7/00
Abstract: 本发明实施例涉及半导体结构及其形成方法。根据本发明的一些实施例，一种半导体结构包含：第一衬底；金属垫，其放置于所述第一衬底上方；介电结构，其放置于所述第一衬底上方且暴露所述金属垫的一部分；接合结构，其放置于所述金属垫上方且电连接到所述金属垫；阻障环，其环绕所述接合结构；及通孔，其穿透所述第一衬底及所述介电结构。所述接合结构包含底部及侧壁，所述接合结构的所述底部与所述金属垫接触，所述接合结构的所述侧壁的第一部分与所述介电结构接触，且所述接合结构的所述侧壁的第二部分与所述阻障环接触。
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公开(公告)号：CN106158721B
公开(公告)日：2019-12-27
申请号：CN201510769398.X
申请日：2015-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 提供了一种用于制造具有高纵横比的浅沟槽隔离(STI)区的方法。提供具有沟槽的半导体衬底。形成内衬于沟槽的第一介电层。形成填充第一介电层上方的沟槽的第二介电层。在一些实施例中，在形成第二介电层之前，将离子注入至第一介电层的注入区，注入区沿着沟槽的下部区域延伸并且限制于沟槽的下部区域。在可选实施例中，在形成第二介电层之后，对第二介电层实施紫外固化工艺。在形成第二介电层的情况下，并且在一些实施例中，完成紫外固化工艺，对第二介电层实施退火工艺。也提供了用于STI区的半导体结构。本发明实施例涉及用于填充浅沟槽隔离(STI)区的沟槽的方法。
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公开(公告)号：CN107017227A
公开(公告)日：2017-08-04
申请号：CN201611257099.9
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L21/768
Abstract: 本揭露实施例提供一种半导体装置、膜堆叠体以及其制造方法。所述膜堆叠体包含多个第一含金属膜，以及多个第二含金属膜。所述第一含金属膜与所述第二含金属膜彼此交替堆叠。所述第一含金属膜以及所述第二含金属膜包括相同金属元素以及相同非金属元素，以及在所述第二含金属膜中所述金属元素的浓度大于在所述第二含金属膜中所述非金属元素的浓度。
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公开(公告)号：CN105280812A
公开(公告)日：2016-01-27
申请号：CN201510114823.1
申请日：2015-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/1253 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/16
Abstract: 一些实施例涉及电阻式随机存取存储器(RRAM)。该RRAM包括RRAM底部金属电极、布置在RRAM底部金属电极上方的可变电阻介电层以及布置在可变电阻介电层上方的RRAM顶部金属电极。覆盖层布置在RRAM顶部金属电极上方。覆盖层的下表面和RRAM顶部金属电极的上表面在界面处接触。保护侧壁邻近RRAM顶部金属电极的外侧壁。保护侧壁具有与RRAM顶部金属电极的上表面接触覆盖层的下表面的界面至少基本对准的上表面。本发明还涉及用于RRAM的保护侧壁技术。
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公开(公告)号：CN117098402A
公开(公告)日：2023-11-21
申请号：CN202310942696.9
申请日：2023-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 本发明涉及集成芯片。集成芯片包括设置在衬底上方的介电结构内的下部电极。铁电数据存储结构设置在下部电极上方，并且上部电极设置在铁电数据存储结构上方。一个或多个受应力的侧壁间隔件布置在上部电极的相对侧上。铁电数据存储结构具有从一个或多个受应力的侧壁间隔件正下方至一个或多个受应力的侧壁间隔件的横向外侧变化的正交相浓度。本申请的实施例还涉及形成集成芯片的方法。
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