公开(公告)号：CN108447868B

公开(公告)日：2022-07-01

申请号：CN201810189489.X

申请日：2017-05-04

Applicant: 三星电子株式会社

Inventor： 李秉一 ,  辛京准 ,  殷东锡 ,  金智慧 ,  李炫国

IPC: H01L27/11556 ,  H01L27/11582

Abstract: 本发明提供一种半导体器件以及制造半导体器件的方法。该半导体器件包括：交替地层叠在基板上的栅电极和层间绝缘层；穿过栅电极和层间绝缘层的沟道层；以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层。此外，沟道层包括第一区和第二区，第一区在垂直于基板的顶表面的方向上延伸，第二区在第一区的下部分中连接到第一区并且第二区在栅电介质层的底部分下面延伸。

公开(公告)号：CN106972024B

公开(公告)日：2021-04-06

申请号：CN201610909317.6

申请日：2016-10-18

Applicant: 三星电子株式会社

Inventor： 辛京准 ,  李秉一 ,  殷东锡 ,  李炫国 ,  曹盛纯

IPC: H01L27/11578

Abstract: 本公开提供了三维半导体器件。一种三维(3D)半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙，设置在基板中并位于沟道结构下面。

公开(公告)号：CN110504272A

公开(公告)日：2019-11-26

申请号：CN201910275192.X

申请日：2019-04-08

Applicant: 三星电子株式会社

Inventor： 姜秀彬 ,  李秉一 ,  具池谋 ,  徐裕轸 ,  李晫

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11582 ,  H01L21/768

Abstract: 本发明提供了一种半导体装置。所述半导体装置包括设置在基底上的堆叠结构。堆叠结构包括多个栅电极。所述半导体装置还包括设置在基底上并穿过堆叠结构的第一结构以及设置在基底上的第二结构。第二结构设置在堆叠结构的外部，面向第一结构并与第一结构间隔开。第一结构包括穿过所述多个栅电极的至少一部分并在堆叠结构的外部延伸的多条分离线，并且第二结构由与第一结构的材料相同的材料形成。

公开(公告)号：CN109103200A

公开(公告)日：2018-12-28

申请号：CN201810642566.2

申请日：2018-06-21

Applicant: 三星电子株式会社

Inventor： 李秉一 ,  具池谋 ,  李晫 ,  车俊昊

IPC: H01L27/11578 ,  H01L27/11582 ,  H01L27/11573

Abstract: 一种半导体器件包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，并且在平行于衬底的上表面的第二方向上从第一区域到第二区域延伸为具有不同的长度；在第一区域和第二区域中在垂直于第一方向的第二方向上延伸同时贯穿衬底上的栅电极堆叠的第一隔离区域和第二隔离区域；串隔离区域，在第一区域中设置在第一隔离区域与第二隔离区域之间，并且在第二方向上延伸同时贯穿栅电极堆叠的一部分；以及在第一区域和第二区域中的至少一个中与串隔离区域线形地设置并在第二方向上彼此间隔开的多个辅助隔离区域。

公开(公告)号：CN108447868A

公开(公告)日：2018-08-24

申请号：CN201810189489.X

申请日：2017-05-04

Applicant: 三星电子株式会社

Inventor： 李秉一 ,  辛京准 ,  殷东锡 ,  金智慧 ,  李炫国

IPC: H01L27/11556 ,  H01L27/11582

CPC classification number: H01L27/11582 ,  G11C16/0466 ,  G11C16/0483 ,  H01L21/823885 ,  H01L21/8239 ,  H01L27/1157

Abstract: 本发明提供一种半导体器件以及制造半导体器件的方法。该半导体器件包括：交替地层叠在基板上的栅电极和层间绝缘层；穿过栅电极和层间绝缘层的沟道层；以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层。此外，沟道层包括第一区和第二区，第一区在垂直于基板的顶表面的方向上延伸，第二区在第一区的下部分中连接到第一区并且第二区在栅电介质层的底部分下面延伸。

公开(公告)号：CN107799529A

公开(公告)日：2018-03-13

申请号：CN201710727478.8

申请日：2017-08-22

Applicant: 三星电子株式会社

Inventor： 申重植 ,  李秉一 ,  朴玄睦 ,  郑恩宅

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11573

CPC classification number: G11C11/4085 ,  G11C8/08 ,  G11C8/12 ,  G11C8/14 ,  G11C11/06042 ,  H01L21/8239 ,  H01L23/5286 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/11563 ,  H01L27/11568

Abstract: 一种半导体存储器件包括衬底、地选择线、字线、绝缘层、竖直通道部分和第一外围电路栅极图案。衬底包括单元阵列区域和外围电路区域。地选择线在单元阵列区域上。字线在地选择线上。绝缘层在地选择线与字线之间。竖直通道部分在与衬底的顶表面垂直的方向上穿过地选择线、字线和绝缘层。第一外围电路栅极图案在衬底的外围电路区域上。绝缘层从单元阵列区域延伸到外围电路区域上以覆盖第一外围电路栅极图案的顶表面。

公开(公告)号：CN106972024A

公开(公告)日：2017-07-21

申请号：CN201610909317.6

申请日：2016-10-18

Applicant: 三星电子株式会社

Inventor： 辛京准 ,  李秉一 ,  殷东锡 ,  李炫国 ,  曹盛纯

IPC: H01L27/11578

CPC classification number: H01L29/1083 ,  H01L21/764 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11578 ,  H01L27/11575

Abstract: 本公开提供了三维半导体器件。一种三维(3D)半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙，设置在基板中并位于沟道结构下面。