公开(公告)号：CN106935544A

公开(公告)日：2017-07-07

申请号：CN201610737436.8

申请日：2016-08-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴於贝 ,  魏圣轩 ,  李莉渝 ,  吴岱洋 ,  陈殿豪 ,  郑价言

IPC: H01L21/768 ,  H01L23/528 ,  H01L23/532

Abstract: 半导体装置的形成方法包括：形成第一介电层于基板上，以及形成多个第一凹陷于第一介电层中。形成多个金属线路于第一凹陷中，且金属线路沿着第一方向延伸。形成掩模层于金属线路与第一介电层上。掩模层包括沿着第一方向延伸的第一开口，且第一开口位于两个相邻的金属线路之间的空间上。以掩模层作为蚀刻掩模，蚀刻第一介电层以形成第一凹槽对应金属线路之间的第一开口。形成第二介电层，以形成第一气隙于第一凹槽中。第一开口于第二方向的宽度小于两个相邻的金属线路于第二方向的间距，且第二方向垂直于第一方向。

公开(公告)号：CN106887402A

公开(公告)日：2017-06-23

申请号：CN201611084056.5

申请日：2011-08-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何建志 ,  赵治平 ,  曾华洲 ,  陈俊宏 ,  苏嘉祎 ,  亚历克斯·卡尔尼茨基 ,  郑价言 ,  庄学理

IPC: H01L21/768 ,  H01L21/8238 ,  H01L21/8234 ,  H01L29/51 ,  H01L21/336

CPC classification number: H01L23/481 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/823425 ,  H01L21/823475 ,  H01L21/823842 ,  H01L21/823871 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: 一种形成集成电路结构的方法，包括：在层间电介质(ILD)中提供栅极带。栅极带包括高k栅极电介质上方的金属栅电极。电传导结构形成在栅极带上方，且导电带形成在电传导结构上方。导电带的宽度比栅极带的宽度大。接触插塞形成在导电带上方，并被附加ILD层围绕。

公开(公告)号：CN102214637B

公开(公告)日：2013-11-13

申请号：CN201010570581.4

申请日：2010-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭正诚 ,  罗子峻 ,  蔡明兴 ,  张根育 ,  郑价言 ,  何正勋 ,  林华泰 ,  姚志翔

IPC: H01L23/522 ,  H01L23/528 ,  G06F17/50

CPC classification number: H01L21/76838 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5077 ,  H01L23/522 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭露一种线路结构、具有其的半导体集成电路及其设计方法，以改善半导体电路在线路密度过渡区域周遭的线路制造过程误差范围。本发明的线路结构包含半导体基板以及基板上的材料层。材料层中具有紧密相邻排列的多个密集线路、邻近密集线路的疏离线路、以及设置于上述密集线路与疏离线路的邻近区域中的假性(即无电气功能的)肩型阻隔结构。假性肩型阻隔结构的其中一端连接至疏离线路，而另一端大致沿与疏离线路垂直的方向向外延伸。

公开(公告)号：CN102214637A

公开(公告)日：2011-10-12

申请号：CN201010570581.4

申请日：2010-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭正诚 ,  罗子峻 ,  蔡明兴 ,  张根育 ,  郑价言 ,  何正勋 ,  林华泰 ,  姚志翔

IPC: H01L23/522 ,  H01L23/528 ,  G06F17/50

CPC classification number: H01L21/76838 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5077 ,  H01L23/522 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭露一种线路结构、具有其的半导体集成电路及其设计方法，以改善半导体电路在线路密度过渡区域周遭的线路制造过程误差范围。本发明的线路结构包含半导体基板以及基板上的材料层。材料层中具有紧密相邻排列的多个密集线路、邻近密集线路的疏离线路、以及设置于上述密集线路与疏离线路的邻近区域中的假性(即无电气功能的)肩型阻隔结构。假性肩型阻隔结构的其中一端连接至疏离线路，而另一端大致沿与疏离线路垂直的方向向外延伸。

公开(公告)号：CN101814491A

公开(公告)日：2010-08-25

申请号：CN201010121640.X

申请日：2010-02-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴显扬 ,  郑价言 ,  龚威菖

IPC: H01L27/02 ,  H01L23/525

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种集成电路与其系统，包含位于衬底上方的熔丝(Fuse)。该熔丝具有第一端、第二端和位于第一端与第二端间的中间部分。第一虚设图案(Dummy Pattern)被设置相邻于熔丝的中间部分的每一侧。

公开(公告)号：CN222365599U

公开(公告)日：2025-01-17

申请号：CN202420040684.7

申请日：2024-01-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨浩 ,  吴松勳 ,  杨能傑 ,  郑价言

IPC: H01L23/52

Abstract: 本揭露提供一种金属互连。金属互连包含金属插塞以及盖体。金属插塞具有一上表面，上表面具有一接缝。盖体至少部分地填充该接缝。其中该盖体的一下表面低于该金属插塞的该上表面。