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公开(公告)号：CN117316225A
公开(公告)日：2023-12-29
申请号：CN202310455059.9
申请日：2023-04-25
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408 , G11C11/4091 , G11C11/4093
Abstract: 本公开提供了一种存储器件及其刷新方法。所述存储器件可以包括：计数器，所述计数器分别对应于行并且每个计数器被配置为对相应行的访问次数进行计数；刷新控制电路；队列；以及第一标志，所述第一标志分别对应于所述行。所述刷新控制电路可以每个刷新时段改变在刷新时段内设置的第二标志，并且基于以下项来确定是否将传入行地址放入所述队列：所述计数器当中的与由所述传入行地址指示的目标行相对应的计数器的计数值，所述第一标志当中的与所述目标行相对应的第一标志的第一标志值，以及在当前刷新时段内设置的所述第二标志的第二标志值。
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公开(公告)号：CN115994049A
公开(公告)日：2023-04-21
申请号：CN202210773795.4
申请日：2022-07-01
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种半导体存储器装置包括存储器单元阵列、管芯上错误校正码(ECC)引擎和控制逻辑电路。管芯上ECC引擎基于ECC在写入操作中：对主数据执行ECC编码以生成第一奇偶校验数据；基于中毒模式信号用中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成第二奇偶校验数据；将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域；并且将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域。所述控制逻辑电路基于来自存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号。
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公开(公告)号：CN114974336A
公开(公告)日：2022-08-30
申请号：CN202210135159.9
申请日：2022-02-14
Applicant: 三星电子株式会社
Abstract: 一种存储器设备，包括：存储器单元阵列，连接到多条字线和多条位线；行解码器，被配置为响应于行地址从多条字线中选择字线；列解码器，被配置为响应于列地址从多条位线中选择对应的位线；感测放大电路，具有连接到选择的对应的位线的多个放大器；行锤击检测器，被配置为当对与行地址相对应的行的访问次数为预定值的倍数时，生成刷新行地址；以及，刷新控制器，被配置对与刷新行地址相对应的行执行刷新操作。与刷新行地址相对应的行被设置为和与行地址相对应的行相邻。
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公开(公告)号：CN114443345A
公开(公告)日：2022-05-06
申请号：CN202110892968.X
申请日：2021-08-04
Applicant: 三星电子株式会社
IPC: G06F11/10 , G11C29/42 , G11C11/4078
Abstract: 一种半导体存储器件包括存储单元阵列、纠错码(ECC)引擎电路、行故障检测器电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述控制逻辑电路控制所述ECC引擎电路以对每个所述存储单元行执行多次错误检测操作。所述控制逻辑电路控制所述行故障检测器电路使其通过累积多个缺陷存储单元行中的各个缺陷存储单元行的错误参数，来存储与在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的所述错误参数。所述行故障检测器电路基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
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公开(公告)号：CN113094204A
公开(公告)日：2021-07-09
申请号：CN202011078878.9
申请日：2020-10-10
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了纠错电路、存储器控制器和存储器系统。存储器控制器包括纠错电路和用于控制纠错电路的中央处理器(CPU)。纠错电路包括纠错码(ECC)解码器和用于存储奇偶校验矩阵的存储器。ECC解码器对从存储器模块读取的码字执行ECC解码以：(i)生成第一校正子和第二校正子，(ii)基于第一校正子和第二校正子生成与码字中的错误的类型相关联的解码模式标志，(iii)基于解码模式标志在第一解码模式和第二解码模式中的一个解码模式下操作，以及(iv)选择性地纠正码字中的一个或多个符号错误或与多个数据芯片中的一个数据芯片相关联的芯片错误。
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Patent Agency Ranking
公开(公告)号：CN113035261A
公开(公告)日：2021-06-25
申请号：CN202010780870.0
申请日：2020-08-06
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置和存储器系统。所述半导体存储器装置包括存储器单元阵列和包括纠错码(ECC)引擎的接口电路。存储器单元阵列包括多个易失性存储器单元、正常单元区域和奇偶校验单元区域。在写入操作中，接口电路从外部装置接收主数据和第一奇偶校验数据，并且将主数据存储在正常单元区域中，将第一奇偶校验数据存储在奇偶校验单元区域中，第一奇偶校验数据基于第一ECC生成。在读取操作中，接口电路基于第一奇偶校验数据使用第二纠错码对主数据执行纠错码解码，以校正主数据中的第一类型的错误。第二纠错码具有与第一纠错码的奇偶校验矩阵相同的奇偶校验矩阵。
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公开(公告)号：CN119964614A
公开(公告)日：2025-05-09
申请号：CN202410740065.3
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4076 , G11C11/4093 , G11C11/408 , G11C11/4096
Abstract: 提供了一种存储器件及其刷新方法。所述存储器件可以包括：攻击行选择器，所述攻击行选择器被配置为在第一时间点接收激活信号，并且基于累计值来生成更新信号；攻击行寄存器，所述攻击行寄存器被配置为接收与所述激活信号对应的激活行地址，并且基于所述更新信号和所述激活行地址来确定攻击行地址；以及受害行确定器，所述受害行确定器被配置为基于所述攻击行地址来确定受害行地址。所述存储器件可以被配置为响应于来自外部装置的刷新命令，对与所述受害行地址对应的受害行执行刷新操作。所述累计值可以是从接收到所述刷新命令的时间点到所述第一时间点接收到的激活信号的数目。
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公开(公告)号：CN119002796A
公开(公告)日：2024-11-22
申请号：CN202410048011.0
申请日：2024-01-12
Applicant: 三星电子株式会社
Abstract: 提供了存储器系统、操作其的方法及包括其的电子系统。该存储器系统包括多个易失性存储器件和被配置为控制多个易失性存储器件的存储器控制器，其中存储器控制器包括：主机接口，其被配置为基于快速计算链路(CXL)通信协议与主机装置通信；纠错水平(ECL)管理器，其被配置为：通过主机接口从主机装置接收高速缓存行数据，以及基于与高速缓存行数据相关联的单元可靠性信息和数据可靠性请求信息，输出指示第一纠正水平和第二纠正水平中的一者作为纠错水平的纠错码(ECC)控制信号；以及ECC引擎，其被配置为：基于ECC控制信号指示第一纠正水平生成与高速缓存行数据相关联的第一奇偶校验符号，以及基于ECC控制信号指示第二纠正水平生成额外奇偶校验符号。
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