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公开(公告)号：CN117746941A
公开(公告)日：2024-03-22
申请号：CN202310731852.7
申请日：2023-06-20
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4063
Abstract: 提供电子装置、存储器装置和操作其的方法。所述存储器装置包括：存储器单元阵列，其中具有多个存储器单元行；以及行锤击管理电路，被配置为：在用于监测对所述多个存储器单元行的多个访问的监测时段期间，基于先前行锤击地址和与所述多个访问相关联的多个输入行地址中的每个检测行锤击地址。刷新控制电路被提供并且被配置为对物理上邻近与行锤击地址对应的存储器单元行的存储器单元行执行刷新操作。
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公开(公告)号：CN116343870A
公开(公告)日：2023-06-27
申请号：CN202211052693.X
申请日：2022-08-31
Applicant: 三星电子株式会社
Abstract: 提供了存储装置和操作存储装置的方法。所述存储装置包括非易失性存储器装置和用于控制非易失性存储器装置的操作的存储控制器。存储控制器将与将要被编程的数据相关的编程操作分配为第一编程操作和第二编程操作中的一个，控制非易失性存储器装置对第一存储器块执行第一编程操作、并对至少一个第二存储器块执行第二编程操作，并且控制非易失性存储器装置选择对处于擦除状态的第三存储器块的第一编程操作和对第二存储器块的第二编程操作中的一个、并在对第一存储器块的第一编程操作被完成之后执行选择的编程操作。
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公开(公告)号：CN107507648B
公开(公告)日：2023-06-09
申请号：CN201710216669.8
申请日：2017-04-05
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种操作解码器以及操作包括该解码器的数据存储装置的方法。一种操作具有变量节点和校验节点的解码器的方法，包括从使用所述校验节点中的第一校验节点的所述变量节点接收变量到校验(V2C)消息。对所述V2C消息中具有特定幅值的消息的数量进行计数。基于所述计数值和所述变量节点中的第一变量节点的V2C消息的幅值来确定将被发送到第一变量节点的校验到变量(C2V)消息的幅值。
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公开(公告)号：CN115952027A
公开(公告)日：2023-04-11
申请号：CN202210882852.2
申请日：2022-07-26
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种存储设备，包括非易失性存储器件和被配置为控制非易失性存储器件的存储控制器。非易失性存储器件包括存储单元阵列，该存储单元阵列包括堆叠在衬底上的多条字线、设置在多个沟道孔中的多个存储单元、以及将多条字线划分为多个存储块的字线切割区。存储控制器将多个目标存储单元分组为外部单元和内部单元。存储控制器包括纠错码(ECC)解码器，该ECC解码器被配置为通过在对多个目标存储单元的读取操作期间获得外部单元比特和内部单元比特，并将不同的对数似然比(LLR)值应用于外部单元比特和内部单元比特来执行ECC解码操作。
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公开(公告)号：CN115910158A
公开(公告)日：2023-04-04
申请号：CN202210526718.9
申请日：2022-05-16
Applicant: 三星电子株式会社
Abstract: 提供了一种存储装置，所述存储装置包括NAND闪速存储器装置、辅助存储器装置和用于控制NAND闪速存储器装置和辅助存储器装置的存储控制器。存储控制器包括处理器、纠错码(ECC)引擎和存储器接口。处理器执行加载到片上存储器上的闪速转换层(FTL)。ECC引擎基于与NAND闪速存储器装置的目标页相关的目标存储器区域的错误属性来生成用于要存储在目标页中的用户数据的第一奇偶位，并且在处理器的控制下针对用户数据选择性地生成附加奇偶位。存储器接口将用户数据和第一奇偶位发送到NAND闪速存储器装置，并且选择性地将附加奇偶位发送到辅助存储器装置。
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Patent Agency Ranking
公开(公告)号：CN115734619A
公开(公告)日：2023-03-03
申请号：CN202210915860.2
申请日：2022-08-01
Applicant: 三星电子株式会社
Abstract: 使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。
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公开(公告)号：CN115706107A
公开(公告)日：2023-02-17
申请号：CN202210892706.8
申请日：2022-07-27
Applicant: 三星电子株式会社
Abstract: 提供的是一种非易失性存储器件及包括其的存储装置。所述存储装置包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列。所述第二芯片可以垂直堆叠在所述第一芯片上，使得所述第一衬底的第一表面面对所述第二衬底的第一表面，并且所述第二芯片还可以包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
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公开(公告)号：CN114090328A
公开(公告)日：2022-02-25
申请号：CN202110401897.9
申请日：2021-04-14
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了存储器装置及读取数据的方法。从存储器中读取数据的方法包括：从存储器单元读取码字；当所述码字中的错误的数量小于可纠正错误的最大数量时，纠正所述错误；当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与同一子字线相对应时，纠正所述错误；并且当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与不同的子字线相对应时，输出指示所述错误是不可纠正错误的信号。
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公开(公告)号：CN115954031A
公开(公告)日：2023-04-11
申请号：CN202210971322.5
申请日：2022-08-12
Applicant: 三星电子株式会社
Abstract: 一种存储设备包括非易失性存储器件和存储控制器，该非易失性存储器件包括存储单元阵列，该存储控制器用于控制非易失性存储器件。存储单元阵列包括字线、存储单元和将字线划分为存储块的字线切割区。存储控制器包括纠错码(ECC)引擎和存储器接口，ECC引擎包括ECC编码器。ECC编码器对用户数据中的每一个子数据单元执行第一ECC编码操作，以产生奇偶校验位并产生多个ECC扇区；选择要存储在外单元中的外单元位，以构成包括外单元位的外ECC扇区；以及对外ECC扇区执行第二ECC编码操作，以产生外奇偶校验位。存储器接口向非易失性存储器件发送包括ECC扇区和外奇偶校验位的码字集。
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公开(公告)号：CN115497550A
公开(公告)日：2022-12-20
申请号：CN202210035196.2
申请日：2022-01-13
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了一种半导体存储器装置。所述半导体存储器装置包括缓冲器裸片和多个存储器裸片。每个存储器裸片包括存储器单元阵列、纠错码(ECC)引擎和测试电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个易失性存储器单元。测试电路在测试模式下生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志，接收由ECC引擎基于测试校正子来生成的测试奇偶校验数据和指示测试奇偶校验数据的错误状态的解码状态标志，并且基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
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