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公开(公告)号：CN113094204A
公开(公告)日：2021-07-09
申请号：CN202011078878.9
申请日：2020-10-10
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了纠错电路、存储器控制器和存储器系统。存储器控制器包括纠错电路和用于控制纠错电路的中央处理器(CPU)。纠错电路包括纠错码(ECC)解码器和用于存储奇偶校验矩阵的存储器。ECC解码器对从存储器模块读取的码字执行ECC解码以：(i)生成第一校正子和第二校正子，(ii)基于第一校正子和第二校正子生成与码字中的错误的类型相关联的解码模式标志，(iii)基于解码模式标志在第一解码模式和第二解码模式中的一个解码模式下操作，以及(iv)选择性地纠正码字中的一个或多个符号错误或与多个数据芯片中的一个数据芯片相关联的芯片错误。
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公开(公告)号：CN116206666A
公开(公告)日：2023-06-02
申请号：CN202211076157.3
申请日：2022-09-02
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括缓冲器管芯和多个存储器管芯。多个存储器管芯内的一个存储器管芯中的纠错码(ECC)引擎对主数据执行RS编码以生成奇偶校验数据，并使用奇偶校验检查矩阵对主数据和奇偶校验数据执行RS解码。奇偶校验检查矩阵包括子矩阵，并且子矩阵中的每一个与两个不同的符号相对应。子矩阵中的每一个包括两个单位子矩阵和两个相同的α矩阵，两个单位子矩阵设置在子矩阵的第一对角方向上，并且两个相同的α矩阵设置在第二对角方向上。奇偶校验检查矩阵的第y行中的高电平值元素的数量与第(y+p)行中的高电平值元素的数量相同。
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公开(公告)号：CN115705879A
公开(公告)日：2023-02-17
申请号：CN202210882506.4
申请日：2022-07-26
Applicant: 三星电子株式会社
Abstract: 公开了操作非易失性存储器装置的方法和非易失性存储器装置。在操作包括一个或多个存储器块的一个或多个非易失性存储器装置的方法中，每个存储器块包括在竖直方向上布置的多个存储器单元和多个页。将在沟道孔的第一方向上布置的页设置为第一页至第N页。沟道孔的尺寸在第一方向上增大并且在第二方向上减小。将在沟道孔的第二方向上布置的页设置为第N+1页至第2N页。设置第一页对至第N页对，使得第一页至第N页之中的第K页和第N+1页至第2N页之中的第N+K页形成一个页对。包括在至少一个页对中的两个页的奇偶校验区通过包括在所述至少一个页对中的所述两个页共享。
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公开(公告)号：CN115376602A
公开(公告)日：2022-11-22
申请号：CN202210441705.1
申请日：2022-04-25
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括存储单元阵列、链路纠错码(ECC)引擎和管芯上ECC引擎。存储单元阵列包括多个易失性存储单元。链路ECC引擎通过对包括主数据和第一奇偶校验数据的第一码字执行第一ECC解码来提供主数据，并且基于第一ECC解码的结果产生第一错误标志。管芯上ECC引擎通过对主数据执行第一ECC编码来产生第二奇偶校验数据，响应于第一错误标志被去激活，向存储单元阵列的目标页面提供包括主数据和第二奇偶校验数据的第二码字，或者响应于第一错误标志被激活，通过改变第二码字的位中的至少一个位来产生第三码字。
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公开(公告)号：CN107507648A
公开(公告)日：2017-12-22
申请号：CN201710216669.8
申请日：2017-04-05
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: H03M13/3927 , H03M13/1117 , G11C29/42
Abstract: 一种操作解码器以及操作包括该解码器的数据存储装置的方法。一种操作具有变量节点和校验节点的解码器的方法，包括从使用所述校验节点中的第一校验节点的所述变量节点接收变量到校验(V2C)消息。对所述V2C消息中具有特定幅值的消息的数量进行计数。基于所述计数值和所述变量节点中的第一变量节点的V2C消息的幅值来确定将被发送到第一变量节点的校验到变量(C2V)消息的幅值。
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Patent Agency Ranking
公开(公告)号：CN118363524A
公开(公告)日：2024-07-19
申请号：CN202410067325.5
申请日：2024-01-16
Applicant: 三星电子株式会社
IPC: G06F3/06 , G06F12/0868
Abstract: 公开了存储器系统以及操作解码模块的方法。所述存储器系统包括系统控制器和存储器装置。系统控制器包括：存储器控制器，被配置为将接收的地址发送到解码模块，并且将经解码的数据输出到主机装置；以及解码模块，包括高速缓存装置和解码器。解码模块被配置为从存储器装置接收与所述地址对应的数据。解码模块被配置为响应于确定与所述地址对应的数据被存储在高速缓存装置中，将存储在高速缓存装置中的数据发送到存储器控制器。解码模块被配置为响应于确定与所述地址对应的数据没有被存储在高速缓存装置中，对与所述地址对应的数据进行解码以生成经解码的数据并将经解码的数据存储在高速缓存装置中。
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公开(公告)号：CN117746942A
公开(公告)日：2024-03-22
申请号：CN202311157107.2
申请日：2023-09-08
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408 , G11C11/409
Abstract: 提供了装置、存储器控制器的操作方法、存储器装置和计算快速链路存储器扩展装置，都用于管理行锤击。装置包括存储器装置和存储器控制器，存储器控制器被配置为基于输入行地址来检测行锤击攻击模式的模式大小和行锤击地址的行分布，根据行分布的类型来确定是否执行刷新管理，以及对于与模式大小对应的L次访问，向存储器装置提供刷新管理命令和目标行地址，其中，L是大于或等于1的整数。
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公开(公告)号：CN116322054A
公开(公告)日：2023-06-23
申请号：CN202210985874.1
申请日：2022-08-16
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置和存储装置。所述非易失性存储装置，包括存储单元阵列和控制电路。存储器单元阵列包括多条字线、设置在多个沟道孔中的多个存储器单元以及在第一水平方向上延伸并将字线划成多个存储器块的字线切割区域。结合到多条字线中的每条的多个目标存储器单元基于所述多个存储器单元中的每个的位置索引被分组成外单元和内单元。控制电路控制对结合到所述多条字线中的目标字线的目标存储器单元的编程操作，使得每个外单元存储第一数量的位，并且每个内单元存储第二数量的位。第二数量是大于第一数量的自然数。
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公开(公告)号：CN116261334A
公开(公告)日：2023-06-13
申请号：CN202211576186.6
申请日：2022-12-08
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：多个栅电极层，在垂直于衬底的上表面的第一方向上堆叠；多个沟道结构，穿透多个栅电极层，并沿第一方向延伸；多个第一隔离结构，沿平行于衬底的上表面的第二方向延伸，并将多个栅电极层划分为多个块；以及多个第二隔离结构，在多个块中的每一个内沿第二方向延伸。多个第一隔离结构中的每一个可以仅包括第一竖直绝缘层，并且多个第二隔离结构中的至少一个可以包括第二竖直绝缘层和导电层。
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公开(公告)号：CN116156888A
公开(公告)日：2023-05-23
申请号：CN202211141107.9
申请日：2022-09-20
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置、包括非易失性存储器装置的存储装置及其制造方法。所述非易性存储器装置包括：第一基底，包括包含从三维(3D)存储器单元阵列的多条字线之中选择一条字线的行解码器的第一外围电路区域；以及第二基底，包括第二外围电路区域和单元区域，第二外围电路区域包括从3D存储器单元阵列的多条位线之中选择至少一条位线的页缓冲器单元，单元区域包括形成在第二外围电路区域中的3D存储器单元阵列。3D存储器单元阵列通过将第二基底竖直堆叠在第一基底上并将第二基底接合到第一基底而设置在第一外围电路区域与第二外围电路区域之间。
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