公开(公告)号：CN103022156A

公开(公告)日：2013-04-03

申请号：CN201210337069.4

申请日：2012-09-13

Applicant: 万国半导体股份有限公司

Inventor： 高立德 ,  苏毅 ,  金钟五 ,  常虹 ,  哈姆扎·依玛兹 ,  伍时谦

IPC: H01L29/872 ,  H01L27/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/823487 ,  H01L27/06 ,  H01L27/0629 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/456 ,  H01L29/47 ,  H01L29/66143 ,  H01L29/7806 ,  H01L29/872

Abstract: 本发明涉及一种带有集成肖特基势垒二极管的沟槽MOSFET器件，其中肖特基二极管包括一个形成在半导体衬底上的半导体层；形成在半导体层中的第一和第二沟槽，其中第一和第二沟槽内衬薄电介质层，并用沟槽导体层部分填充，第一电介质层填充第一和第二沟槽的剩余部分；以及一个形成在第一和第二沟槽之间的半导体层顶面上的肖特基金属层。所形成的肖特基二极管中，肖特基金属层作为阳极，第一和第二沟槽之间的半导体层作为阴极。每个第一和第二沟槽中的沟槽导体层电连接到肖特基二极管的阳极。在一个实施例中，所形成的肖特基二极管与沟槽场效应晶体管集成在同一个半导体衬底上。

公开(公告)号：CN101661960B

公开(公告)日：2011-05-04

申请号：CN200810214822.4

申请日：2008-08-26

Applicant: 万国半导体股份有限公司

Inventor： 安荷·叭剌 ,  雷燮光 ,  苏毅

IPC: H01L29/872 ,  H01L21/329

CPC classification number: H01L29/872

Abstract: 本发明涉及一种底部阳极肖特基器件，其承载在半导体衬底上，具有一作为阳极的底面，以及具有一覆盖在阳极上并和阳极具有相同的掺杂导电率的磊晶层。该底部阳极肖特基器件还包含一肖特基接触金属，该肖特基接触金属设置在若干沟槽中并覆盖在这些沟槽之间的半导体衬底的顶面。底部阳极肖特基器件还包含有若干个掺杂JBS区域，该掺杂JBS区域设置在若干侧壁上及位于前述沟槽的底面下方，并与阳极具有相反的导电类型，且这些掺杂JBS区域与设置在掺杂JBS区域之间的磊晶层构成一结势垒肖特基。而底部阳极肖特基器件更包含一超浅N型香农植入层，直接设置在前述掺杂JBS区域之间的磊晶层中以及肖特基接触金属下方。

公开(公告)号：CN101556956B

公开(公告)日：2011-04-13

申请号：CN200910133425.9

申请日：2009-04-01

Applicant: 万国半导体股份有限公司

Inventor： 苏毅 ,  安荷·叭剌 ,  伍时谦

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/0646 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/66734 ,  H01L29/7815 ,  H01L2224/0603 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 一个半导体器件包含一个主FET、一个或多个感应FET和一个共同栅极衬垫。该主FET和一个或多个感应FET形成在共同衬底上。主FET和每个感应FET包括一个源极终端、一个栅极终端和一个漏极终端。共同栅极衬垫连接主FET和一个或多个感应FET的栅极终端。在主FET和一个或多个感应FET的栅极终端之间设置电绝缘体。本发明可应用于N-沟道和P-沟道MOSFET器件。

公开(公告)号：CN104681480B

公开(公告)日：2017-09-08

申请号：CN201510103758.2

申请日：2008-12-12

Applicant: 万国半导体股份有限公司

Inventor： 安荷·叭剌 ,  王晓彬 ,  王薇 ,  苏毅 ,  丹尼尔·NG

IPC: H01L21/70 ,  H01L23/60

CPC classification number: H01L29/7811 ,  H01L27/0255 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/66734 ,  H01L29/7808 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电（ESD）保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电（ESD）多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。

公开(公告)号：CN101919042B

公开(公告)日：2015-04-15

申请号：CN200880124096.5

申请日：2008-12-12

Applicant: 万国半导体股份有限公司

Inventor： 安荷·叭剌 ,  王晓彬 ,  王薇 ,  苏毅 ,  丹尼尔·NG

IPC: H01L21/70

CPC classification number: H01L29/7811 ,  H01L27/0255 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/66734 ,  H01L29/7808 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电(ESD)保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电(ESD)多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。

公开(公告)号：CN102194699B

公开(公告)日：2014-07-16

申请号：CN201110038619.8

申请日：2011-02-10

Applicant: 万国半导体股份有限公司

Inventor： 常虹 ,  苏毅 ,  李文军 ,  翁丽敏 ,  陈开宇 ,  金钟五 ,  陈军

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L21/283 ,  H01L27/088 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/66719 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/7827

Abstract: 本发明涉及一种用于制备半导体器件的方法，包括利用第一掩膜形成多个沟槽。沟槽包括源极传感沟槽，位于终止区外面以及两个相邻的有源区之间。利用第二掩膜，制成一个中间介质区，将第一和第二传导区分隔开。利用第三掩膜，形成连接到第一传导区的第一导电接头，以及连接到第二传导区的第二导电接头，并形成一个源极金属区。利用第四掩膜，形成到栅极金属区的接触。半导体器件含有一个源极传感接头，位于终止区外面以及器件的有源区外面。

公开(公告)号：CN102738211A

公开(公告)日：2012-10-17

申请号：CN201210067439.7

申请日：2012-03-05

Applicant: 万国半导体股份有限公司

Inventor： 雷燮光 ,  苏毅 ,  伍时谦 ,  安荷·叭剌

IPC: H01L29/06 ,  H01L27/06 ,  H01L21/822

CPC classification number: H01L29/7806 ,  H01L27/0629 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/1095 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/872 ,  H01L29/8725

Abstract: 本发明涉及一种在MOSFET器件中集成肖特基二极管的新方法，以及一种将场效应晶体管和肖特基二极管组合在一起的集成结构。其中，形成在衬底组合中的多个沟槽沿衬底组合的纵深方向延伸，并在多个沟槽之间构成台面结构。用导电材料填充每个沟槽，与沟槽侧壁通过电介质材料分开，形成一个栅极区。每个台面结构中的两个第一导电类型的本体区构成势阱，一部分位于衬底组合的纵深方向中。衬底组合的裸露部分将本体区分开。每个本体区中第二导电类型的源极区在每个势阱附近的对边上。每个势阱中的肖特基势垒金属在交界处形成肖特基结，衬底组合的裸露部分裸露的垂直侧壁将本体区分开。

公开(公告)号：CN101919042A

公开(公告)日：2010-12-15

申请号：CN200880124096.5

申请日：2008-12-12

Applicant: 万国半导体股份有限公司

Inventor： 安荷·叭剌 ,  王晓彬 ,  王薇 ,  苏毅 ,  丹尼尔·NG

IPC: H01L21/70

CPC classification number: H01L29/7811 ,  H01L27/0255 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/66734 ,  H01L29/7808 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电(ESD)保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电(ESD)多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。

公开(公告)号：CN101312189A

公开(公告)日：2008-11-26

申请号：CN200810100583.X

申请日：2008-05-20

Applicant: 万国半导体股份有限公司

Inventor： 苏毅 ,  安荷·叭剌 ,  伍时谦 ,  王薇 ,  潘继

IPC: H01L27/02 ,  H01L27/06

CPC classification number: H01L29/7811 ,  H01L27/0255 ,  H01L29/0696 ,  H01L29/66734 ,  H01L29/7808 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一个在半导体衬底上支持的半导体功率器件，其包括多个晶体管单元，每一个晶体管单元都具有源极和漏极以及控制源极和漏极之间传输电流的栅极。该半导体还包括连接到源区的源极金属层，和构造为围绕衬底的外围区域的连接到栅极区的金属带的栅极金属层，其中，栅极金属层和栅极区通过金属间隙与源极金属层分离。该半导体功率器件还包括ESD保护电路，该ESD保护电路包括构成ESD二极管的多个相反导电性的掺杂介电区域，该ESD二极管横跨金属间隙延伸并在衬底的外围区域上连接在栅极金属层和源极金属层之间。