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公开(公告)号：CN108807390B
公开(公告)日：2023-08-08
申请号：CN201810384325.2
申请日：2018-04-26
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及半导体器件及其制造方法。本发明是为了提高半导体器件的性能。半导体器件包括半导体衬底、形成在半导体衬底中的p型阱区域、形成在p型阱区域上方的第一绝缘层、形成在第一绝缘层上方的半导体层、形成在半导体层上方的第二绝缘层以及形成在第二绝缘层上方的导体层。第一电容元件包括半导体层、第二绝缘层和导体层，而第二电容元件包括p型阱区域、第一绝缘层和半导体层，其中半导体衬底和半导体层中的每个都包括单晶硅层。
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公开(公告)号：CN114464626A
公开(公告)日：2022-05-10
申请号：CN202111286786.4
申请日：2021-11-02
Applicant: 瑞萨电子株式会社
Inventor： 川嶋祥之
IPC: H01L27/1157 , H01L27/11565 , G06N3/06 , G06N3/063
Abstract: 本公开涉及半导体器件。多个非易失性存储器单元被用于实现神经网络电路中的突触。一种半导体器件包括存储器单元阵列，在该存储器单元阵列中，多个非易失性存储器单元布置成阵列。多个非易失性存储器单元中的每个非易失性存储器单元具有：在Y方向上延伸的控制栅极电极和存储器栅极电极；漏极区；以及源极区。多个漏极区中的每个漏极区电连接到在Y方向上延伸的位线，并且多个源极区中的每个源极区电连接到在X方向上延伸的源极线。
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公开(公告)号：CN112117281A
公开(公告)日：2020-12-22
申请号：CN202010493458.0
申请日：2020-06-01
Applicant: 瑞萨电子株式会社
Inventor： 川嶋祥之
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/088
Abstract: 本公开的实施例涉及半导体器件。沿Y方向排列的鳍、控制栅极电极和存储器栅极电极，该控制栅极电极和存储器栅极电极中的每一个被形成为沿Y方向延伸以跨过鳍、多个第一插头，与在每个鳍中形成的漏极区域电连接，以及多个第二插头，与在每个鳍中形成的源极区域电连接。这里，沿Y方向排列的多个第一插头中的第N个插头与沿Y方向的第2N‑1个和第2N个鳍中的每一个耦合。此外，沿Y方向排列的多个第二插头中的第N个插头与沿Y方向的第2N和第2N+1个鳍中的每一个耦合。
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公开(公告)号：CN110729301A
公开(公告)日：2020-01-24
申请号：CN201910521429.8
申请日：2019-06-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/11568 , H01L29/423 , H01L29/51 , H01L21/28
Abstract: 本公开的实施例涉及半导体器件及其制造方法。一种作为非易失性存储器单元的存储器单元包括栅极电介质膜，其具有能够保持电荷的电荷存储层，以及存储器栅电极，其形成在栅极电介质膜上。电荷存储层包括绝缘膜，其包含铪、硅和氧插入层，其形成在绝缘膜上并且包含铝，以及绝缘膜，其形成在插入层上并且包含铪、硅和氧。
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公开(公告)号：CN108257970A
公开(公告)日：2018-07-06
申请号：CN201711433812.5
申请日：2017-12-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/1157
Abstract: 本申请涉及半导体器件及其制造方法。提供其中单元尺寸小并且读取操作中的干扰被抑制的半导体器件以及用于制造该半导体器件的方法。第一存储器单元具有第一存储器晶体管。第二存储器单元具有第二存储器晶体管。控制栅极由第一存储器单元和第二存储器单元共享。在平面图中，控制栅极被夹在第一存储器晶体管的第一存储器栅极和第二存储器晶体管的第二存储器栅极之间。
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Patent Agency Ranking
公开(公告)号：CN117255562A
公开(公告)日：2023-12-19
申请号：CN202310570036.2
申请日：2023-05-19
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在存储器区域中，限定了其中没有形成升高的外延层的存储器区域第一部分、其中形成第一升高的外延层的存储器区域第二部分和其中形成第二升高的外延层的存储器区域第三部分。在该存储器区域第一部分中，形成存储器晶体管的第一扩散层第一部分和选择晶体管的第二扩散层第一部分。该存储器晶体管的第一扩散层第二部分形成该第一升高的外延层中。在该第二升高的外延层中形成该选择晶体管的第二扩散层第二部分。
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公开(公告)号：CN112820732A
公开(公告)日：2021-05-18
申请号：CN202011270310.7
申请日：2020-11-13
Applicant: 瑞萨电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573
Abstract: 本公开涉及一种半导体器件。该半导体器件包括存储器单元，该存储器单元由具有分裂栅极型MONOS结构的FinFET构成，FinFET具有形成在多个鳍中的多个源极区域，并且多个源极区域通过源极线接触件共同连接。此外，FinFET具有形成在多个鳍中的多个漏极区域，多个漏极区域通过位线接触件共同连接，并且该FinFET构成1位的存储器单元。
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公开(公告)号：CN105489557A
公开(公告)日：2016-04-13
申请号：CN201510642282.X
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247 , H01L27/115
Abstract: 本申请涉及制造半导体器件的方法。在性能上改进一种包括非易失性存储器单元和场效应晶体管在一起的半导体器件。在制造半导体器件的方法中，在热处理半导体晶片之前形成含氢绝缘膜，含氢绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜以及暴露其中将具有配置外围电路的MISFET的区域。因而，向在栅极绝缘膜与半导体衬底之间的界面中扩散含氢绝缘膜中的氢，由此有选择地修复在界面处的缺陷。
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公开(公告)号：CN105226064A
公开(公告)日：2016-01-06
申请号：CN201510368628.1
申请日：2015-06-29
Applicant: 瑞萨电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/788 , H01L21/02164 , H01L21/0217 , H01L21/26513 , H01L27/11517 , H01L27/11519 , H01L27/11573 , H01L29/0607 , H01L29/0642 , H01L29/0847 , H01L29/40117 , H01L29/42324 , H01L29/42344 , H01L29/511 , H01L29/518 , H01L29/66825 , H01L29/66833 , H01L29/7833 , H01L29/792
Abstract: 本申请涉及半导体器件及其制造方法。公开了一种具有提高的可靠性的半导体器件。在根据一个实施例的半导体器件中，沿X方向延伸的元件隔离区域具有交叉区域，该交叉区域与沿Y方向延伸的存储器栅极电极在平面图中交叉，Y方向与X方向以直角相交。在这种情况下，在交叉区域中，靠近源极区域的一个边沿侧的在Y方向上的宽度大于靠近控制栅极电极的另一边沿侧的在Y方向上的宽度。
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公开(公告)号：CN104022083A
公开(公告)日：2014-09-03
申请号：CN201310723720.6
申请日：2013-12-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247 , H01L21/318
CPC classification number: H01L29/7847 , H01L21/28282 , H01L21/28518 , H01L21/3105 , H01L21/823412 , H01L21/823418 , H01L21/823468 , H01L27/0922 , H01L27/1157 , H01L27/11573 , H01L29/42324 , H01L29/4234 , H01L29/66825 , H01L29/66833
Abstract: 本公开涉及制造半导体器件的方法。实现了具有非易失性存储器的半导体器件的特性的改进。形成第一MISFET、第二MISFET和存储器单元，并在其上形成由氧化硅膜制成的停止膜。然后，在停止膜上，形成由氮化硅膜制成的应力施加膜，并去除第二MISFET和存储器单元上的应力施加膜。之后，进行热处理以给第一MISFET施加应力。因此，SMT没有给每个元件施加，而是选择性地施加。这可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的第二MISFET的劣化的程度。这还可以减少由于形成应力施加膜的氮化硅膜中的H（氢）而导致的存储器单元的特性的劣化的程度。
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