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公开(公告)号：CN104810346A
公开(公告)日：2015-07-29
申请号：CN201510040725.8
申请日：2015-01-27
Applicant: 瑞萨电子株式会社
IPC: H01L23/498
CPC classification number: H01L23/49822 , H01L23/49811 , H01L23/49816 , H01L23/49827 , H01L23/49838 , H01L23/5225 , H01L24/05 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/29 , H01L24/32 , H01L24/81 , H01L24/83 , H01L2224/0401 , H01L2224/05082 , H01L2224/05083 , H01L2224/05147 , H01L2224/05155 , H01L2224/05166 , H01L2224/05644 , H01L2224/05655 , H01L2224/131 , H01L2224/13147 , H01L2224/13155 , H01L2224/14131 , H01L2224/14135 , H01L2224/16057 , H01L2224/16113 , H01L2224/16225 , H01L2224/16227 , H01L2224/2919 , H01L2224/32225 , H01L2224/73204 , H01L2224/81815 , H01L2224/83104 , H01L2924/1517 , H01L2924/15311 , H05K1/0225 , H05K1/0253 , H05K2201/09336 , H05K2201/09681 , H01L2924/014 , H01L2924/00014 , H01L2924/00
Abstract: 本发明涉及一种半导体器件。目的是提高半导体器件的噪声抗扰性。半导体器件的布线基板包括：形成传送信号的布线的第一布线层，和与第一布线层的上层或下层相邻地安装的第二布线层。第二布线层包括：其中在厚度方向上与布线(23)的一部分重叠的位置处形成开口部分的导体平面，和安装在导体平面的开口部分内的导体图案。导体图案包括：与导体平面隔离的主图案部即网格图案部，和耦合主图案部与导体平面的多个耦合部。
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公开(公告)号：CN102142420A
公开(公告)日：2011-08-03
申请号：CN201110034181.6
申请日：2011-01-28
Applicant: 瑞萨电子株式会社
Inventor： 及川隆一
IPC: H01L23/495 , H01L23/498 , H01L23/66 , G06F17/50
CPC classification number: H01L23/49541 , H01L23/49503 , H01L23/66 , H01L24/48 , H01L24/49 , H01L2223/6638 , H01L2224/48091 , H01L2224/48247 , H01L2224/49171 , H01L2224/73265 , H01L2924/00014 , H01L2924/01067 , H01L2924/30107 , H01L2924/3011 , H01L2924/30111 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明提供了一种互连结构。互连结构包括：被提供为传输差分信号的第一和第二差分信号互连；和被施加有预定的电压的第一和第二电压互连。第一电压互连、第一差分信号互连、第二差分信号互连以及第二电压互连被按顺序布置。第一和第二差分信号互连之间的间隔比第一电压互连和第一差分信号互连之间的间隔长并且比第二差分信号互连和第二电压互连之间的间隔长。当第一连接点和离第一连接点最近的第二连接点被提供在第一和第二差分信号互连以及第一和第二电压互连中的任何一个上时，第一连接点和第二连接点之间的距离处于差分信号的波长的1/16至其波长的1/8的范围内。
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公开(公告)号：CN118136608A
公开(公告)日：2024-06-04
申请号：CN202311552880.9
申请日：2023-11-21
Applicant: 瑞萨电子株式会社
Inventor： 及川隆一
IPC: H01L23/52 , H01L23/535 , H01L23/50 , H10B12/00 , H10B80/00
Abstract: 电子设备包括：具有多个传输单元的第一半导体装置；具有多个接收单元的第二半导体装置；以及多个布线，多个布线耦合在多个传输单元和多个接收单元之间并且还将数据信号从多个传输单元传输到多个接收单元。此处，多个布线具有：多个第一布线，其各自具有可以被数据信号的时间的一半整除的信号延迟；以及多个第二布线，其各自具有不能被数据信号的时间的一半整除的信号延迟。多个第一布线以第一布线间隔来布置。同样，多个第二布线以相比第一布线间隔更宽的第二布线间隔来布置。
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公开(公告)号：CN116913889A
公开(公告)日：2023-10-20
申请号：CN202310328773.1
申请日：2023-03-30
Applicant: 瑞萨电子株式会社
IPC: H01L23/528 , H01L23/538 , H01L25/065
Abstract: 本公开涉及一种电子器件和半导体器件。布线板具有与第一半导体器件重叠的第一区域，并且具有不与第一半导体器件和第二半导体器件中的每一者重叠的第二区域。布线板的第一信号布线具有在第一区域中的第一部分和在第二区域中的第二部分。在布线板的厚度方向上，第二部分在被提供有基准电位的两个接地图案之间，而第一部分具有不位于被提供有基准电位的两个接地图案之间的部分。第一部分具有第一宽部分，第一宽部分具有比第二部分的宽度大的宽度。
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公开(公告)号：CN102169855A
公开(公告)日：2011-08-31
申请号：CN201110033225.3
申请日：2011-01-28
Applicant: 瑞萨电子株式会社
Inventor： 及川隆一
IPC: H01L23/00 , H01L23/498 , H01L23/552 , H01L23/58 , G06F17/50
CPC classification number: G06F17/5036 , G06F17/5068 , H01L23/49838 , H01L24/06 , H01L24/48 , H01L24/49 , H01L24/85 , H01L2224/05553 , H01L2224/05554 , H01L2224/05599 , H01L2224/48091 , H01L2224/48227 , H01L2224/49095 , H01L2224/49171 , H01L2224/49431 , H01L2224/49433 , H01L2224/85399 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01027 , H01L2924/01033 , H01L2924/01082 , H01L2924/12041 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H01L2224/78 , H01L2224/45099 , H01L2924/00
Abstract: 本发明提供互连结构及其设计方法。互连结构包括：半导体芯片；其上安装半导体芯片的安装基板；以及用于连接半导体芯片和安装基板的一组键合线。一组键合线包括：第一信号键合线，其被包含在第一包络中并且用于传播信号；第一电源键合线，其被包含在第一包络中并且被施加有第一电源电压；以及第二电源键合线，其被包含在第二包络中并且被施加有第二电源电压。第一包络和第二包络中的一个被布置在第一包络和第二包络中的另一个与安装基板之间。第二电源键合线被布置在第二电源键合线和第一信号键合线之间的电磁耦合小于第二电源键合线和第一电源键合线之间的电磁耦合的位置中。
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Patent Agency Ranking
公开(公告)号：CN119342841A
公开(公告)日：2025-01-21
申请号：CN202410761725.6
申请日：2024-06-13
Applicant: 瑞萨电子株式会社
IPC: H10B80/00 , H01L23/538
Abstract: 本公开涉及电子器件。电子器件的性能可以被改进。电子器件包括布线衬底、在布线衬底上设置的半导体存储器器件和在布线衬底上设置的半导体控制器器件。布线衬底包括第一固定电位布线和第二固定电位布线，以及在第一固定电位布线与第二固定电位布线之间设置的多个信号布线。多个信号布线包括与第一固定电位布线相邻的第一信号布线、与第一信号布线相邻的第二信号布线、与第二信号布线相邻的第三信号布线。第一信号布线与第二信号布线之间的第一距离小于第二信号布线与第三信号布线之间的第二距离。
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公开(公告)号：CN110071092B
公开(公告)日：2024-04-26
申请号：CN201910035207.5
申请日：2019-01-15
Applicant: 瑞萨电子株式会社
Inventor： 及川隆一
IPC: H01L23/538 , H01L25/18 , H10B80/00
Abstract: 本申请涉及半导体器件。在抑制了中介层中形成的布线之间的寄生电容的增加的同时，减少了中介层中形成的布线之间的串扰。半导体器件具有中介层，该中介层包括第一布线层、形成在第一布线层之上的第二布线层以及形成在第二布线层之上的第三布线层。在平面图中，形成在第一布线层中的第一信号布线和形成在第二布线层中的参考布线彼此远离。类似地，在平面图中，形成在第二布线层中的参考布线和形成在第三布线层中的第三信号布线彼此远离。
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公开(公告)号：CN113178439A
公开(公告)日：2021-07-27
申请号：CN202110031716.8
申请日：2021-01-11
Applicant: 瑞萨电子株式会社
Inventor： 及川隆一
IPC: H01L25/18 , H01L23/482 , H01L49/02 , H01L27/108
Abstract: 本公开涉及一种半导体装置。该半导体装置包括两个存储器芯片、用于控制每个存储器芯片的一个控制芯片、信号传输路径，在控制芯片与每个存储器芯片之间的信号传输通过该信号传输路径来执行、以及耦合到信号传输路径上的电容。此外，电容(电容器元件)大于寄生在每个芯片上的每个寄生电容。因此，可以高速执行半导体装置的信号传输。
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公开(公告)号：CN104103627B
公开(公告)日：2018-04-10
申请号：CN201410140385.1
申请日：2014-04-09
Applicant: 瑞萨电子株式会社
IPC: H01L23/538 , H01L23/552
CPC classification number: H01L23/5222 , H01L23/49816 , H01L23/49822 , H01L23/49827 , H01L23/49838 , H01L23/66 , H01L24/13 , H01L24/16 , H01L24/32 , H01L24/73 , H01L25/0655 , H01L2223/6616 , H01L2223/6655 , H01L2224/131 , H01L2224/16225 , H01L2224/32225 , H01L2224/73153 , H01L2224/73204 , H01L2924/12042 , H01L2924/13091 , H01L2924/1431 , H01L2924/1434 , H01L2924/15174 , H01L2924/15184 , H01L2924/15192 , H01L2924/15311 , H01L2924/15788 , H01L2924/181 , H01L2924/00012 , H01L2924/014 , H01L2924/00
Abstract: 本发明涉及半导体器件以及互连基板。半导体基板包括半导体芯片以及互连基板。互连基板具有在第一主表面和第二主表面之间的互连区，第一主表面形成有连接到半导体芯片的多个顺序排列的第一和第二信号电极。互连区具有：芯基板；形成在其两个表面上的互连层；多个第一通孔以及穿过第一主表面上的互连层的多个第一通路，用于形成阻抗匹配电容。各个第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并且各个第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处连接到第二信号互连。
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公开(公告)号：CN106711119A
公开(公告)日：2017-05-24
申请号：CN201610997847.0
申请日：2016-11-11
Applicant: 瑞萨电子株式会社
Inventor： 及川隆一
IPC: H01L23/498
Abstract: 本公开涉及一种半导体装置。本发明提供了一种实现功耗增大的抑制的半导体装置。一种半导体装置具有信号线、接收缓冲电路以及延迟元件，接收缓冲电路耦合到信号线的端部并且从信号线被供给信号，延迟元件线或耦合到信号线的端部并且使信号的波形在信号线的端部处成形。
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