公开(公告)号：CN1971885B

公开(公告)日：2011-03-09

申请号：CN200610160578.9

申请日：2006-11-23

Applicant: 株式会社半导体能源研究所

Inventor： 斋藤晓

IPC: H01L21/84 ,  H01L21/762 ,  H01L21/336 ,  H01L27/12 ,  H01L29/786

CPC classification number: H01L21/32105 ,  H01J37/32192 ,  H01L21/3211 ,  H01L27/1296 ,  H01L29/66757 ,  H01L29/78603

Abstract: 本发明旨在提供能够抑制漏电流的产生且在可使用玻璃衬底的温度下执行元件隔离来制造细小元件的方法。本发明包括以下步骤：第一步骤，在玻璃衬底上形成基底膜；第二步骤，在基底膜上形成半导体膜；第三步骤，在半导体膜上按预定的图案形成防止该半导体膜的氧化或氮化的膜；第四步骤，在玻璃衬底处于比该玻璃衬底的应变点低100℃以上的温度下，对半导体膜的不被预定的图案所覆盖的区域执行自由基氧化或自由基氮化而进行元件隔离，其中，自由基氧化或自由基氮化在如下条件的等离子体处理室内被执行：在和等离子体产生区域离开而配置的半导体膜上，电子温度为0.5eV至1.5eV，优选为1.0eV或更低，电子密度为1×1011cm-3至1×1013cm-3。

公开(公告)号：CN100576468C

公开(公告)日：2009-12-30

申请号：CN200410076974.4

申请日：2004-08-30

Applicant: 株式会社半导体能源研究所

Inventor： 矶布敦生 ,  斋藤晓 ,  藤川最史

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/027

CPC classification number: H01L21/02686 ,  H01L21/02672 ,  H01L21/2022 ,  H01L21/2026 ,  H01L29/66757 ,  H01L29/78675 ,  Y10S438/978

Abstract: 因为玻璃中包含钠，或者玻璃本身具有低耐热性，不能实现使用在玻璃衬底等上形成的TFT制成CPU。在以高速运行的CPU情况下，要求TFT的栅极长度较短些。然而，因为玻璃衬底具有大偏转，栅极电极不能蚀刻成具有足以用于CPU的短的栅极长度。按照本发明，在玻璃衬底上形成的结晶的半导体膜上形成导电膜，在导电膜上形成掩模，使用掩模蚀刻导电膜；这样，形成具有栅极长度为1.0μm及以下的薄膜晶体管。特别，通过用激光照射，使在玻璃衬底上形成的无定形半导体膜结晶化来形成结晶的半导体膜。

公开(公告)号：CN1722448A

公开(公告)日：2006-01-18

申请号：CN200510076233.0

申请日：2005-04-22

Applicant: 株式会社半导体能源研究所

Inventor： 山口哲司 ,  矶部敦生 ,  斋藤晓

IPC: H01L27/12 ,  H01L21/84

CPC classification number: H01L27/1259 ,  H01L27/1214

Abstract: 对薄膜集成电路施以硅化物自对准工艺，而不必担心对玻璃基底的损害，因此能够实现电路的高速运行。在玻璃基底上形成金属基膜、氧化物和绝缘基膜。在绝缘基膜上形成具有侧壁的TFT，形成覆盖TFT的金属膜。通过RTA等，在不引起基底收缩的温度进行退火，在源和漏区中形成高电阻金属硅化物层。去除未反应的金属膜之后，进行第二次退火的激光照射，因此发生硅化物反应，高电阻金属硅化物层变成低电阻金属硅化物层。在第二次退火中，金属基膜吸收并且积累激光照射的热量，除了激光照射的热量之外，还向半导体层提供金属基膜的热量，从而提高源和漏区中的硅化物反应的效率。

公开(公告)号：CN119908173A

公开(公告)日：2025-04-29

申请号：CN202380064404.4

申请日：2023-09-25

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  国武宽司 ,  太田将志 ,  斋藤晓

IPC: H10B12/00 ,  H10B41/70 ,  H10D30/67 ,  H10D30/68 ,  H10D30/69 ,  H10D30/01

Abstract: 一种存储装置包括：衬底上的第一绝缘体；覆盖第一绝缘体的至少一部分的氧化物半导体；氧化物半导体上的第一导电体及第二导电体；第一导电体上的第二绝缘体；第二导电体上的第三绝缘体；第二绝缘体上的第三导电体；第三绝缘体上的第四导电体；配置在第三导电体及第四导电体上且具有重叠于第一导电体、第二绝缘体及第三导电体与第二导电体、第三绝缘体及第四导电体间的第一开口的第四绝缘体；配置在第一开口内的第五绝缘体；配置在第五绝缘体上的第五导电体；配置在形成于第四绝缘体中的第二开口内且接触于第三导电体的顶面的第六导电体；以及配置在形成于第四绝缘体、第三绝缘体及第四导电体中的第三开口内且接触于第二导电体的顶面的第七导电体，其中，第一绝缘体的高度比第一绝缘体的宽度长，第一绝缘体的顶面与第五绝缘体接触。

公开(公告)号：CN119092554A

公开(公告)日：2024-12-06

申请号：CN202411208055.1

申请日：2019-09-27

Applicant: 株式会社半导体能源研究所

Inventor： 佐藤来 ,  神长正美 ,  土桥正佳 ,  白石孝 ,  斋藤晓 ,  中泽安孝

IPC: H01L29/786 ,  H01L29/06 ,  H01L27/12

Abstract: 提供一种电特性的良好的半导体装置。提供一种可靠性高的半导体装置。本发明是一种半导体装置，包括半导体层、第一绝缘层、第二绝缘层、金属氧化物层以及导电层，其中第一绝缘层、金属氧化物层及导电层依次层叠在半导体层上，第一绝缘层的端部位于半导体层的端部的内侧，金属氧化物层的端部位于第一绝缘层的端部的内侧，导电层的端部位于金属氧化物层的端部的内侧。第二绝缘层优选以覆盖半导体层、第一绝缘层、金属氧化物层及导电层的方式设置。半导体层优选具有第一区域、一对第二区域以及一对第三区域，第一区域优选与第一绝缘层及金属氧化物层重叠，第二区域优选夹持第一区域与第一绝缘层重叠且不与金属氧化物层重叠，第三区域优选夹持第一区域及一对第二区域且不与第一绝缘层重叠，第三区域优选与第二绝缘层接触。

公开(公告)号：CN118435359A

公开(公告)日：2024-08-02

申请号：CN202280084947.8

申请日：2022-11-28

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  国武宽司 ,  斋藤晓 ,  高桥正弘 ,  奥野直树 ,  太田将志

IPC: H01L29/786 ,  H01L21/26 ,  H01L21/265 ,  H01L21/268 ,  H01L21/28 ,  H01L21/324 ,  H01L21/336 ,  H01L21/428 ,  H01L21/477 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/06 ,  H01L27/088 ,  H01L27/092 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/788 ,  H01L29/792 ,  H10B12/00 ,  H10B41/70 ,  H10B99/00

Abstract: 提供一种通态电流大的半导体装置。半导体装置中的晶体管包括第一绝缘体、第一绝缘体上的第一半导体层、第一半导体层上的具有沟道形成区域的第二半导体层、第二半导体层上的第一导电体及第二导电体、在第二半导体层上并位于第一导电体和第二导电体之间的第二绝缘体、以及第二绝缘体上的第三导电体。在晶体管的沟道宽度方向的截面中，第三导电体覆盖第二半导体层的侧面及顶面。第二半导体层的介电常数比第一半导体层高。在晶体管的沟道宽度方向的截面中，第一半导体层和第二半导体层的界面的长度为1nm以上且20nm以下，从第二半导体层的底面到第三导电体的不与第二半导体层重叠的区域的底面的长度比第二半导体层的膜厚度大。

公开(公告)号：CN107406966B

公开(公告)日：2020-11-20

申请号：CN201680013345.8

申请日：2016-02-25

Applicant: 株式会社半导体能源研究所

Inventor： 冈崎健一 ,  肥塚纯一 ,  生内俊光 ,  斋藤晓 ,  山崎舜平

IPC: C23C14/08 ,  G09F9/30 ,  H01L21/363 ,  H01L29/786

Abstract: 一种新颖的氧化物半导体膜。一种缺陷少的氧化物半导体膜。一种氧化物半导体膜与绝缘膜的界面的浅缺陷态密度的峰值小的氧化物半导体膜。该氧化物半导体膜包括In、M(M是Al、Ga、Y或Sn)、Zn以及浅缺陷态密度的峰值小于1×1013cm‑2eV‑1的区域。