公开(公告)号：CN114097079A

公开(公告)日：2022-02-25

申请号：CN202080047123.4

申请日：2020-11-30

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  尾崎大辅 ,  阿形泰典

IPC: H01L27/07 ,  H01L29/06

Abstract: 本申请提供一种半导体装置，其具备具有晶体管部和二极管部的半导体基板，在晶体管部的俯视半导体基板时的二极管部侧的端部，晶体管部具有抑制第二导电型载流子的注入的注入抑制区。晶体管部和二极管部两者在半导体基板的正面具有第二导电型的基区，晶体管部在半导体基板的正面还具有第一导电型的发射区和掺杂浓度比基区的掺杂浓度高的第二导电型的抽出区，在注入抑制区未设置发射区和抽出区。

公开(公告)号：CN111684604A

公开(公告)日：2020-09-18

申请号：CN201980011408.X

申请日：2019-07-01

Applicant: 富士电机株式会社

Inventor： 尾崎大辅 ,  兼武昭德 ,  白川彻 ,  樱井洋辅

IPC: H01L29/739 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/12 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 在IGBT等中提高导通时的空穴的抽出性。提供一种半导体装置，其具备设置有晶体管部的半导体基板，晶体管部中的半导体基板具备：第一导电型的漂移区、设置于漂移区与半导体基板的上表面之间且掺杂浓度高于漂移区的第一导电型的积累区、设置于半导体基板的下表面与漂移区之间的第二导电型的集电区、以及从半导体基板的上表面起设置到比积累区深的位置并在半导体基板的上表面沿预先设定的延伸方向延伸而设置且沿与延伸方向正交的排列方向排列的多个栅极沟槽部和多个虚设沟槽部，晶体管部具有包括栅极沟槽部的第一区域和在排列方向上的单位长度内配置的虚设沟槽部的数量比第一区域多的第二区域。

公开(公告)号：CN107833914A

公开(公告)日：2018-03-23

申请号：CN201710749648.2

申请日：2017-08-28

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  田中裕之

IPC: H01L29/739 ,  H01L27/06

CPC classification number: H01L27/0623 ,  H01L27/0727 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1004 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/24 ,  H01L29/404 ,  H01L29/407 ,  H01L29/417 ,  H01L29/4238 ,  H01L29/7391 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/8613 ,  H01L2224/04042 ,  H01L2924/13055 ,  H01L29/7393 ,  H01L27/0629

Abstract: 本发明公开了一种半导体装置。RC-IGBT与具有IGBT部但不具有FWD部的半导体芯片相比，设置FWD部的部分使得半导体芯片的芯片面积变大。寻求缩小RC-IGBT的半导体芯片的芯片面积。本发明的半导体装置具备：晶体管部，具有多个晶体管；续流二极管部，在俯视晶体管部的情况下，续流二极管部至少与晶体管部的一边对置，且设置于晶体管部的外侧；以及栅流道部和栅衬垫部，在俯视晶体管部的情况下，栅流道部和栅衬垫部与晶体管部接触地设置，并且不包围晶体管部的整个外侧。

公开(公告)号：CN107039419A

公开(公告)日：2017-08-11

申请号：CN201611060444.X

申请日：2016-11-25

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  内藤达也 ,  菅井勇

IPC: H01L27/02 ,  H01L27/06

CPC classification number: H01L29/0634 ,  H01L21/2252 ,  H01L21/2253 ,  H01L21/266 ,  H01L21/324 ,  H01L21/823418 ,  H01L21/823487 ,  H01L27/0629 ,  H01L27/088 ,  H01L29/0638 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/408 ,  H01L29/7397 ,  H01L29/7803 ,  H01L29/7805 ,  H01L29/7811 ,  H01L29/7813 ,  H02M7/003 ,  H02M7/537 ,  H01L27/0207

Abstract: 本发明提供一种用于通过缓和SJ柱与漂移区之间的电场集中，而在一块半导体芯片内将MOSFET区、FWD区和IGBT区电连接且并联连接的最佳结构。本发明提供的半导体装置，具备：半导体基板；具有第一柱和第二柱的重复结构的超结型MOSFET部；在半导体基板与超结型MOSFET部分离而设置，并具有包括第二导电型的杂质的漂移区的并列器件部；在半导体基板并位于超结型MOSFET部与并列器件部之间的边界部，其中，边界部从一个主表面侧向另一主表面侧延伸，并且至少具有一个具有第一导电型的杂质的第三柱，第三柱比第一柱和第二柱都浅。

公开(公告)号：CN112204726B

公开(公告)日：2025-04-22

申请号：CN201980034476.8

申请日：2019-11-01

Applicant: 富士电机株式会社

Inventor： 白川彻

IPC: H10D84/03 ,  H10D84/00 ,  H10D84/40 ,  H10D62/10 ,  H10D12/00 ,  H10D30/60 ,  H01L21/76

Abstract: 有源区(1)具有分别配置有主IGBT(20)和感测IGBT(30)的第一单元区(2)、第二单元区(3)。第二单元区(3)具有配置有感测IGBT(30)的检测区域(4)和包围检测区域(4)的周围的提取区域(5)。在提取区域(5)中的半导体基板(7)上配置有与包含多晶硅的感测IGBT(30)连结的电阻部(17)。与感测IGBT(30)连结的电阻部(17)具有与感测IGBT(30)的栅电极连接的第一部分(17a)、以及将第一部分(17a)连结于栅极流道(15)的第二部分(17b)，并且构成第二部分(17b)的电阻值为10Ω以上且5000Ω以下的内置电阻。由此，能够改善包含感测IGBT(30)的电流感测部的ESD耐量的提高与瞬态感测电压的降低之间的权衡关系。

公开(公告)号：CN110718519B

公开(公告)日：2025-01-28

申请号：CN201910450188.2

申请日：2019-05-28

Applicant: 富士电机株式会社

Inventor： 加藤由晴 ,  白川彻

IPC: H01L23/48 ,  H10D12/00 ,  H01L21/768 ,  H10D12/01

Abstract: 本发明提供具有势垒金属且阈值电压的偏差小的半导体装置及制造方法。所述半导体装置具备：半导体基板；层间绝缘膜，其配置于半导体基板的上表面；钛层，其设置于层间绝缘膜上；以及氮化钛层，其设置于钛层上，在层间绝缘膜设置有使半导体基板的上表面的一部分露出的开口，钛层和氮化钛层还设置于开口内，与半导体基板接触而配置在开口的底部的钛层全部进行了钛硅化。

公开(公告)号：CN118056280A

公开(公告)日：2024-05-17

申请号：CN202380013797.6

申请日：2023-04-27

Applicant: 富士电机株式会社

Inventor： 加藤由晴 ,  三塚要 ,  白川彻 ,  小田优喜

IPC: H01L29/78 ,  H01L21/322 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，该半导体装置具有：半导体基板，其具有上表面和下表面，并具有第一导电型的漂移区；以及第一导电型的缓冲区，其设置于所述漂移区与所述半导体基板的所述下表面之间，且第一导电型的缓冲区的掺杂浓度高于所述漂移区的掺杂浓度，所述缓冲区具有：第一复合中心密度峰；以及第二复合中心密度峰，其配置在比所述第一复合中心密度峰更靠所述半导体基板的所述上表面侧的位置，所述第二复合中心密度峰在深度方向上的积分值大于所述第一复合中心密度峰在深度方向上的积分值。

公开(公告)号：CN118053898A

公开(公告)日：2024-05-17

申请号：CN202311244292.9

申请日：2023-09-25

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  阿形泰典 ,  三塚要

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种半导体装置及半导体装置的制造方法。在半导体装置中，期望抑制故障。该半导体装置具备：有源部，其配置于上表面电极的下方；以及边缘终端结构部，其在俯视时配置于上表面电极与半导体基板的端边之间，有源部具有有源集电区，边缘终端结构部具有边缘集电区，有源集电区的载流子浓度的在深度方向上的积分值比边缘集电区的载流子浓度的在深度方向上的积分值大。有源集电区的深度方向上的上端位置与边缘集电区的深度方向上的上端位置可以不同。

公开(公告)号：CN109755239B

公开(公告)日：2023-10-03

申请号：CN201811123099.9

申请日：2018-09-26

Applicant: 富士电机株式会社

Inventor： 北村睦美 ,  白川彻

IPC: H01L27/06

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。

公开(公告)号：CN115176344A

公开(公告)日：2022-10-11

申请号：CN202180016458.4

申请日：2021-04-08

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  阿形泰典 ,  三枝直树 ,  三塚要

IPC: H01L29/78 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/532 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明提供一种半导体装置，其具备半导体基板，该半导体装置包括：感测部，其设置于半导体基板，且检测预先确定的物理信息；感测焊盘部，其设置于半导体基板的上表面的上方，并且与感测部连接；栅极流道，其设置在半导体基板的上表面的上方，且被施加栅极电位；以及分离导电部，其设置在感测焊盘部与半导体基板之间，且与栅极流道分离。