公开(公告)号：CN111341772B

公开(公告)日：2025-05-13

申请号：CN201911016093.6

申请日：2019-10-24

Applicant: 富士电机株式会社

Inventor： 白川彻

IPC: H10D84/60 ,  H10D62/10 ,  H10D62/60 ,  H10D12/00

Abstract: 本发明提供一种半导体装置，能够针对导通时的集电极‑发射极间电流改善di/dt控制性，并能够抑制振荡。半导体装置(20)是沟槽栅结构的IGBT，在p‑型基区(32)的正下方具有积累区(33)，并作为构成沟槽栅结构的沟槽(36)而具有栅极沟槽(36a)和虚设沟槽(36b)。配置沟槽(36)的间隔(台面宽度)(w1)为0.7μm～2μm。在栅极沟槽(36a)的内部隔着第一栅极绝缘膜(37a)设置有栅极电位的第一栅极电极(38a)。在虚设沟槽(36b)的内部隔着第二栅极绝缘膜(37b)设置有发射极电位的第二栅极电极(38b)。栅极沟槽(36a)的数量相对于沟槽(36)的总数的比率为60％以上且84％以下。

公开(公告)号：CN118366985A

公开(公告)日：2024-07-19

申请号：CN202311789957.4

申请日：2023-12-25

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  加藤由晴 ,  小田优喜

IPC: H01L27/07 ,  H01L29/06

Abstract: 本发明提供一种半导体装置，其抑制阈值电压等特性的波动。所述半导体装置具备：多个沟槽部；一个以上的台面部，其被两个沟槽部夹持；上表面电极，其不包含熔点比半导体基板的材料的熔点高的金属；以及阻挡金属，其包含熔点比半导体基板的材料的熔点高的金属，所述半导体装置具备：第一区域，其在沟槽部与上表面电极之间未设置阻挡金属，并且在与未设置阻挡金属的沟槽部相接的台面部与上表面电极之间设置有阻挡金属；以及第二区域，其在沟槽部与上表面电极之间设置有阻挡金属。

公开(公告)号：CN114730805A

公开(公告)日：2022-07-08

申请号：CN202180006775.8

申请日：2021-04-22

Applicant: 富士电机株式会社

Inventor： 横山浩大 ,  安喰彻 ,  白川彻

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L21/336 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，所述半导体装置具备半导体基板，该半导体基板具有晶体管部和二极管部，半导体基板具有设置于内部的第一导电型的漂移区，晶体管部具有：晶体管区，其在俯视半导体基板时与二极管部分离；以及边界区，其在俯视半导体基板时位于晶体管区与二极管部之间，并且在漂移区中，在半导体基板的正面侧具有寿命控制区，边界区具有电流抑制结构。

公开(公告)号：CN110140220B

公开(公告)日：2022-04-29

申请号：CN201880005361.1

申请日：2018-06-06

Applicant: 富士电机株式会社

Inventor： 白川彻

IPC: H01L29/739 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/78

Abstract: 在半导体芯片(10)的有源区(11)设置有配置IGBT的IGBT区域(1)、以及配置与该IGBT反向并联地连接的FWD的FWD区域(2)。FWD区域(2)在有源区(11)相互分离地配置有多个。IGBT区域(1)是被夹在多个FWD区域(2)之间的连续的区域。在IGBT区域(1)和FWD区域(2)，分别将第一栅极沟槽、第二栅极沟槽(31、32)配置为与半导体芯片(10)的正面平行且沿同一第一方向(X)延伸的条状的布局。FWD区域(2)的FWD的第二栅极沟槽(32)与IGBT区域(1)的IGBT的第一栅极沟槽(31)分离地配置。通过具备该构造，能够防止元件特性变差，能够提高半导体芯片(10)的散热性，并且能够提高设计自由度。

公开(公告)号：CN112349766A

公开(公告)日：2021-02-09

申请号：CN202010572103.0

申请日：2020-06-22

Applicant: 富士电机株式会社

Inventor： 横山浩大 ,  安喰彻 ,  三塚要 ,  白川彻

IPC: H01L29/06 ,  H01L29/08 ,  H01L27/02 ,  H01L27/06

Abstract: 本发明提供半导体装置。抑制半导体装置的因温度变化引起的特性变化。所述半导体装置具备：半导体基板，其设置有第1导电型的漂移区；晶体管部，其具有与半导体基板的下表面接触的第2导电型的集电区；二极管部，其具有与半导体基板的下表面接触的第1导电型的阴极区，且沿着在半导体基板的上表面的排列方向与晶体管部交替地配置，晶体管部中的、从靠近半导体基板在排列方向上的中央的晶体管部起依次选择的2个以上的晶体管部在排列方向上的宽度比其他任一晶体管部在排列方向上的宽度大。

公开(公告)号：CN119208363A

公开(公告)日：2024-12-27

申请号：CN202411255783.8

申请日：2019-11-14

Applicant: 富士电机株式会社

Inventor： 加藤由晴 ,  安喰彻 ,  白川彻 ,  高桥美咲 ,  三塚要 ,  吉村尚 ,  小野泽勇一 ,  泷下博 ,  吉田崇一

IPC: H01L29/739 ,  H01L29/36 ,  H01L21/331 ,  H01L21/265 ,  H01L21/324

Abstract: 本发明提供一种半导体装置，具备半导体基板，半导体基板具有含氢的含氢区，含氢区具有载流子浓度比根据所含有的氢的浓度和氢的活化率确定的虚拟载流子浓度高的高浓度区。半导体基板具有N型的漂移区、以与半导体基板的上表面接触的方式设置且载流子浓度比漂移区的载流子浓度高的N型的发射区、设置在发射区与漂移区之间的P型的基区、以与半导体基板的下表面接触的方式设置的P型的集电区、以及设置在集电区与漂移区之间且载流子浓度比漂移区的载流子浓度高的N型的缓冲区，含氢区被包含在缓冲区中。

公开(公告)号：CN112219263B

公开(公告)日：2024-09-27

申请号：CN201980028584.4

申请日：2019-11-14

Applicant: 富士电机株式会社

Inventor： 加藤由晴 ,  安喰彻 ,  白川彻 ,  高桥美咲 ,  三塚要 ,  吉村尚 ,  小野泽勇一 ,  泷下博 ,  吉田崇一

IPC: H01L21/265 ,  H01L21/322 ,  H01L29/78 ,  H01L29/739 ,  H01L21/336

Abstract: 本发明提供一种半导体装置，具备半导体基板，半导体基板具有含氢的含氢区，含氢区具有载流子浓度比根据所含有的氢的浓度和氢的活化率确定的虚拟载流子浓度高的高浓度区。半导体基板具有N型的漂移区、以与半导体基板的上表面接触的方式设置且载流子浓度比漂移区的载流子浓度高的N型的发射区、设置在发射区与漂移区之间的P型的基区、以与半导体基板的下表面接触的方式设置的P型的集电区、以及设置在集电区与漂移区之间且载流子浓度比漂移区的载流子浓度高的N型的缓冲区，含氢区被包含在缓冲区中。

公开(公告)号：CN117913137A

公开(公告)日：2024-04-19

申请号：CN202311068124.9

申请日：2023-08-23

Applicant: 富士电机株式会社

Inventor： 各川敦史 ,  三塚要 ,  小田优喜 ,  白川彻

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/08 ,  H01L29/423

Abstract: 本发明提供一种半导体装置及半导体装置的制造方法，所述半导体装置具有：晶体管部；二极管部；第一导电型的漂移区，其设置在半导体基板；第二导电型的集电区，其设置在所述半导体基板的背面；第一导电型的阴极区，其设置在所述半导体基板的所述背面，并且掺杂浓度比所述漂移区的掺杂浓度高；多个沟槽部，其设置在所述半导体基板的正面；以及寿命控制部，其设置在所述半导体基板，并包含寿命抑制剂，所述寿命控制部具有：主区，其设置在所述二极管部；以及衰减区，其从所述主区起沿着与所述半导体基板的所述正面平行的方向延伸而设置，并且衰减区的寿命抑制剂浓度比所述主区的寿命抑制剂浓度衰减。

公开(公告)号：CN110770914B

公开(公告)日：2024-03-01

申请号：CN201880035386.6

申请日：2018-10-25

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  高桥美咲 ,  白川彻

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/76 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/739

Abstract: 提供晶体管部和二极管部的导通特性优良的半导体装置。提供具有晶体管部与二极管部的半导体装置，该半导体装置具备：第一导电型的漂移区，其设置在半导体基板；第二导电型的第一阱区，其设置在半导体基板的上表面侧；第二导电型的阳极区，其在二极管部，设置在半导体基板的上表面侧；以及第二导电型的第一高浓度区，其在阳极区与第一阱区之间，与第一阱区接触地设置，并且掺杂浓度比阳极区的掺杂浓度高。

公开(公告)号：CN109755293B

公开(公告)日：2023-11-10

申请号：CN201811283318.X

申请日：2018-10-31

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  加藤由晴

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明提供一种能够提高边缘终端区的雪崩耐量的半导体装置。在边缘终端区(2)中，在有源区(1)与栅极流道部(4)之间的载流子抽出区(5)，在p型阱区(51)的表面区域设置p+型接触区(53)。在载流子抽出区中，分别在形成于层间绝缘膜(21)的多个第二接触孔(54)隔着势垒金属(23)而埋入接触插塞(24)，形成p+型接触区(53)与发射极电位的势垒金属的接触部(50)。载流子抽出区(5)的接触部(50)配置成沿有源区(1)的外周延伸的条纹状的布局，包围有源区(1)的周围。载流子抽出区(5)的接触部(50)的接触电阻(Ra)比MOS栅极(20)的接触部(发射极接触部)(27)的接触电阻(Rb)高。